[发明专利]处理器系统、总线控制方法和半导体装置

说明书

技术领域

本发明涉及搭载多个处理器的称为多处理器的处理器系统、及这种处理器系统的总线控制方法。

背景技术

搭载多个处理器的多处理器在经共有存储器总线访问共有存储器的情况下，若从1个处理器发生大量的总线访问，并且，将该处理器的优先级设定得高，则难以受理来自其它处理器的访问请求。

作为现有技术，对于由多个总线主部件访问1个共有总线时的一样的课题，有监视来自各总线主部件的访问频度、并使调停时的优先级变化的方法(参照专利文献1)。

根据该技术，通过监视某个一定期间的期间来自各总线主部件的访问状况，并对每个该一定期间将访问次数多的总线主部件的优先级在下一期间将优先级设定得低，从而即便在某个总线主部件大量执行总线访问的情况下，也可解决该总线主部件连续使用总线、难以执行其它总线主部件的总线访问的状况。

但是，该方法适用于来自各总线主部件的请求冲突时的调停时，在优先级高的总线主部件连续发出请求的状况或同时发生访问请求的情况下，仅具有优先级低的总线主部件也能以一定的比例访问总线的效果。

如今，在请求与数据传送适用可在不同阶段动作的分离传送(split)方式总线的系统中，可受理访问请求的周期间隔多，在变为冲突状态之前连续发行访问请求，受理的概率变高，上述现有技术不能适用。

专利文献1：(日本)特开2002-91903号公报(图1、图6)

图1是表示搭载了多处理器的系统构成图。该处理器系统具备多处理器1-1、DMA1-2、DSP1-3、共有总线IF部1-17、共有存储器1-23。

多处理器1-1是搭载了2个由进行命令执行的流水线及其其关联控制构成的处理器单元(PU)的对称型多处理器，具有PU0(1-4)、PU1(1-5)、总线IF部1-12。

来自PU0(1-4)的PU0访问请求1-6、和来自PU1(1-5)的PU1访问请求1-7由总线IF部1-12调停，受理任一方的访问请求。在受理了PU0访问请求1-6的情况下，将PU0访问受理(1-8)发送到PU0(1-4)，在受理了PU1访问请求1-7的情况下，将PU1访问受理1-9发送到PU1(1-5)。

若总线IF部1-12受理来自任一处理器单元的请求，则向共有总线IF部1-17发送处理器总线请求1-14。总线IF部1-12即便执行1个传送，也可受理下一个其它的请求。

共有总线IF部1-17上还连接DMA总线1-18和DSP总线1-19。各个访问请求由共有总线IF部1-17调停，向共有存储器1-23发送共有存储器总线请求1-20。若共有存储器1-23受理请求，则返回共有存储器总线请求受理1-21。若共有存储器1-23完成访问，则将共有存储器总线响应1-22返回到共有总线IF部1-17。这里，若从共有存储器总线看，则总线IF部用作单个主部件。即，图1中，从共有存储器总线看用作主部件的是多处理器1-1(总线IF部1-12)、DMA1-2、DSP1-3等3个。

图2示出搭载于本系统上的总线的总线协议。下面，说明为各总线全部为该协议。

各总线的协议是在发出请求2-1之后，即便在与响应2-3一起返回数据2-4之前的期间中也可发出新的请求的协议。由此，构成在连续的数据传送时可高效执行数据传送的总线(分离传送总线)。尤其在共有存储器是同步DRAM、DDR等、最初的数据传送的等待时间(latency)长、但连续的数据传送的处理量小的器件时，发挥效果。

连续声称(assert)任一总线主部件发行的请求2-1，直到访问目标受理请求为止，一旦访问目标返回请求受理2-2，则使其无效。从图2可知，即便在涉及请求A的传送完成之前，也受理下一请求B。

图3是表示图1所示的多处理器1-1内的PU0(1-4)、PU1(1-5)经处理器总线1-13访问被控器件时的总线定时(timing)的图。

图3中，设从PU0(1-4)声称请求A(3-1)、请求B(3-2)，之后，从PU1(1-5)声称请求C(3-3)。如上所述，各处理器单元在对前一请求的传送结束之前，可发出下一请求，总线IF部1-12在对前一请求的传送结束之前，可受理1个下一请求。在下面的说明中，举例说明请求是读取请求，在高速缓冲存储器失败(miss)的情况下接力传送(refile)高速缓冲存储器线的短脉冲(burst pulse)访问的情况。这里，设以1个请求来短脉冲传送多个字数据(在图3中为4次短脉冲传送)。图3中，省略涉及共有存储器总线的定时图。