[发明专利]使用动态随机存取存储器和闪存的系统和方法

说明书

本申请是申请号为03149427.7、申请日为2003年6月18日、发明名称为“使用动态随机存取存储器和闪存的系统和方法”的专利申请的分案申请。

技术领域

本发明一般涉及计算机存储器系统，更具体地说，涉及具有动态随机存取存储器(DRAM)的存储器系统和控制这样一种存储器系统的方法。

背景技术

以往有一些组合半导体存储器，其中在堆叠芯片(堆叠(stack))上的闪存(flash memory)(容量：32兆位)和静态随机存取存储器(SRAM(容量：4兆位))被集成密封在FBGA(细间距球栅阵列)封装中。闪存和SRAM用FBGA封装的输入/输出电极作为共同的地址输入端子和数据输入/输出端子。然而，它们中的一个的控制端子与另一个的控制端子是彼此独立的。

也有其中闪存芯片和DRAM芯片被集成密封在导线架型封装中的组合半导体存储器。在该种类型的组合半导体存储器中，闪存和DRAM用封装的输入/输出电极作为共同的地址输入端子、数据输入/输出端子和控制端子以输入/输出。

也有包括闪存的系统，其中闪存被用做主存储器、高速缓冲存储器、控制器和CPU。也有包括闪存、DRAM和数据传输控制电路(数据传输控制器)的半导体存储器。也有其中闪存和SRAM被封装在一个和相同的半导体芯片上的存储器。也有其中闪存和SRAM被封装的闪速I/O卡。也有包括闪存、高速缓冲存储器、控制器和CPU的系统。在下面的参考文献中详细地提供了上述的一些系统。“Data Sheet of Combination Memory(Stacked Csp)，FlashMemory+RAM”，LRS1380型(联机)，2001年12月10日，夏普公司，[2002年8月21日检索]，网址为：http://www.sharp.co.jp/products/device/flash/cmlist.html。JP-A第299616/1993号公报、第0566306号未决欧洲专利的说明书、JP-A第146820/1995号公报、JP-A第5723/2001号公报、JP-A第357684/2001号公报、JP-A第137736/1996号公报、JP-A第510612/2001号公报。

由于蜂窝电话功能的增加(例如发送音乐、游戏等)，所以用于蜂窝电话中的应用程序的大小、数据和工作区也已增加。预计将需要更高容量的闪存和SRAM。此外，人们已大大地提高了近来蜂窝电话的性能，并且增加了对大容量存储器的需求。

目前用于蜂窝式电话中的闪存为使用被称做“或非”(NOR)配置的存储器阵列方法的“或非”型闪存。该“或非”配置为存储器单元阵列的寄生电阻降低的阵列配置。在该“或非”配置中，通过以一个触点给两个并联连接的存储器单元的比率提供金属位线触点，电阻被降低。因此，其读取时间约为80纳秒(ns)，这基本上与SRAM中的读取时间相同。然而，由于一个触点必须被提供给两个单元，所以芯片区接触部分的比例较高并且增加了每一存储器单元一位的区域。在不能获得需要的高容量时这就出现了问题。

典型的大容量闪存也包括使用存储器阵列的“与”配置的“与”(AND)型闪存和使用“与非”配置的“与非”(NAND)型闪存。在该闪存中，一位线触点被提供给16-128单元并且可获得高密度存储器阵列。因此，每一存储器单元的一位区域可被设置为小于“或非”型闪存中的一位区域，并且可实现对高容量的需要。另一方面，在第一数据被输出前的读取时间大约长为25us-50us。不幸的是，该读取时间削弱了与SRAM的兼容性。

发明内容

本发明的目的是提供一种包括ROM和RAM的存储器系统，其中该存储器系统的存储容量高并且能够以高速度读取和写入数据。

用于本发明的典型装置如下：闪存、传输数据缓冲器(TDBUF)、2个DRAM(其包括多个存储体，并且根据与时钟同步的命令实现读取和写入)被封装于一个密封体上，并且该密封体具有与半导体芯片相互连接的电极和在密封体和用于密封体外部之间连接的电极。

在一个实施例中，存储器控制器与DRAM相连并与闪存相连，以缩短响应来自半导体装置外部的请求从闪存中读出数据的读出时间，并且从闪存到DRAM的数据传输和从DRAM到闪存的数据传输由该存储器控制器实现。在电源接通后或当发出传输命令时，可进行这样的控制以使闪存中的至少一部分数据通过存储器控制器被传输到DRAM上。