[发明专利]导线架的内引脚具有转接焊盘的交错堆叠式芯片封装结构

说明书

技术领域

本发明涉及一种多芯片交错堆叠封装结构，特别是有关于一种在导线架的 内引脚上配置有金属焊盘的多芯片交错堆叠封装结构。

背景技术

近年来，半导体的后段工艺都在进行三维(Three Dimension；3D)的封装， 以期利用最少的面积来达到相对大的半导体集成度(Integrated)或是内存的容 量等。为了能达到此一目的，现阶段已发展出使用芯片堆叠(chip stacked)的 方式来达成三维(Three Dimension；3D)的封装。

在现有技术中，芯片的堆叠方式是将多个芯片相互堆叠于一基板上，然后 使用引线接合的工艺(wire bonding process)来将多个芯片与基板连接。图1A 是现有的具有相同或是相近芯片尺寸的堆叠型芯片封装结构的剖面示意图。如 图1A所示，现有的堆叠型芯片封装结构100包括一电路基板(package substrate) 110、芯片120a、芯片120b、一间隔物(spacer)130、多条导线140与一封装 胶体(encapsulant)150。电路基板110上具有多个焊盘112，且芯片120a与 120b上也分别具有多个焊盘122a与122b，其中焊盘122a与122b是以周围型 态(peripheral type)排列于芯片120a与120b上。芯片120a配置于电路基板110 上，且芯片120b经由间隔物130而配置于芯片120a的上方。导线140的两端 经由引线接合工艺而分别连接于焊盘112与122a，以使芯片120a电性连接于 电路基板110。而其它部分导线140的两端也经由引线接合工艺而分别连接于 焊盘112与122b，以使芯片120b电性连接于电路基板110。至于封装胶体150 则配置于电路基板110上，并包覆这些导线140、芯片120a与120b。

由于焊盘122a与122b是以周围型态排列于芯片120a与120b上，因此芯 片120a无法直接承载芯片120b，所以现有技术必须在芯片120a与120b之间 配置间隔物130，使得芯片120a与120b之间相距一适当的距离，以利后续的 引线接合工艺的进行。然而，间隔物130的使用却容易造成现有堆叠型芯片封 装结构100的厚度无法进一步地缩减。

另外，现有技术提出另一种具有不同芯片尺寸的堆叠型芯片封装结构，其 剖面示意图如图1B所示。请参考图1B，现有的堆叠型芯片封装结构10包括 一电路基板(package substrate)110、芯片120c、芯片120d、多条导线140与 一封装胶体150。电路基板110上具有多个焊盘112。芯片120c的尺寸大于芯 片120d的尺寸，且芯片120c与120d上也分别具有多个焊盘122c与122d，其 中焊盘122c与122d是以周围型态(peripheral type)排列于芯片120c与120d上。 芯片120c配置于电路基板110上，且芯片120d配置于芯片120c的上方。部分 导线140的两端经由引线接合工艺(wire bonding process)而分别连接于焊盘 112与122c，以使芯片120c电性连接于电路基板110。而其它部分导线140的 两端也经由引线接合工艺而分别连接于焊盘112与122d，以使芯片120d电性 连接于电路基板110。至于封装胶体150则配置于电路基板110上，并包覆这 些导线140、芯片120c与120d。

由于芯片120d小于芯片120c，因此当芯片120d配置于芯片120c上时， 芯片120d不会覆盖住芯片120c的焊盘122c。但是当现有技术将多个不同尺寸 大小的芯片以上述的方式堆叠出堆叠型芯片封装结构10时，由于越是上层的 芯片尺寸必须越小，所以堆叠型芯片封装结构10有芯片的堆叠数量的限制。

在上述两种传统的堆叠方式中，除了有图1A使用间隔物130的方式，容 易造成堆叠型芯片封装结构100的厚度无法进一步地缩减的缺点以及图1B，由 于越是上层的芯片尺寸必须越小，如此会产生芯片在设计或使用时会受到限制 的问题之外；还由于堆叠型芯片封装结构上的芯片设计日益复杂而使得芯片上 的电路连接必须跳线或跨线，进而在工艺上产生出的问题，例如：因为进行封 胶(molding)而注入高压的模流时，可能会造成这些相互跳线或跨线的金属导 线产生位移而造成短路，使得堆叠型芯片封装结构的产能或是可靠度可能会降 低。

发明内容