[发明专利]一种用于互连的气隙结构及其制造方法

说明书

技术领域

本发明涉及一种半导体器件结构及其制造方法，特别涉及一种用于互连的气隙结构及其制造方法。

背景技术

目前，低介电常数k的材料用于超过90nm的纳米技术中，在该技术的应用的材料中k＜2.7。其中k值越低，强度越差。低k材料不是很好的阻挡金属原子，特别是铜原子扩散的材料。铜原子扩散的缺点就在于其可能扩散到穿透元件的下一层，从而使得半导体器件出现缺陷，增加损失率。并且由于碳原子的非均匀性，磁场形成低介电常数材料中的非均匀分布。从而使得制成的半导体器件RC延迟时间较长，运行速度慢。

发明内容

鉴于上述，希望提有一种可以使得半导体器件中所需位置的介电常数减小，使得半导体器件的合格率增高的半导体器件结构。

因此，本发明提出了一种用于互连的气隙结构，包括：

依次排列的蚀刻终止层、填充层和第二覆盖层，填充层为相互不连通的多个通孔和沟槽结构，通孔和沟槽结构中填充有填充物，上述填充层之间具有气隙部。

作为优选，上述填充物为金属，上述气隙部内为真空或充有气体。

作为优选，该气隙结构还包括蚀刻终止层下方依次排列的第一金属层、第一覆盖层和第一介电层，通孔和沟槽结构延伸至第一覆盖层和蚀刻终止层，气隙部延伸至第二覆盖层中。

作为优选，上述第二覆盖层上方还具有第三覆盖层。

本发明还提出了一种用于互连的气隙结构的制造方法，包括以下步骤：

步骤1、提供一具有通孔的半导体衬底，包括依次排列的蚀刻停止层和第二介电层，其中，第二介电层中具有沟槽，沟槽下部填充有填充物；

步骤2、沉积第二覆盖层，而后对该第二覆盖层进行蚀刻，并且蚀刻形成穿过该第二覆盖层和第二介电层的孔洞；

步骤3、蚀刻去除该孔洞周围的介电层材料形成气隙部。

作为优选，该方法还包括

步骤5、将第二覆盖层上部具有孔洞的部分去除，在气隙部和填充层上方的第二覆盖层上沉积一层第三覆盖层，其中该第二覆盖层为多孔覆盖层。

作为优选，步骤1中的半导体衬底还包括蚀刻停止层下方依次排列的第一金属层、覆盖层、第一介电层，以及第二介电层上方的化学机械研磨停止层，其中，覆盖层和第一介电层中还具有通孔，化学机械研磨停止层中还具有与第二介电层连通的沟槽，通孔与沟槽在蚀刻停止层连通。

作为优选，步骤1中通过在通孔和沟槽中填充该填充物并进行化学机械研磨，去除化学机械研磨停止层和沟槽上部的填充物，使得沟槽下方具有填充物。

作为优选，上述气隙部中为真空或充有气体。

作为优选，步骤2中对该第二覆盖层进行全面蚀刻。

本发明的有益效果在于气体的较佳的介电常数不需要由随后的相关机械强度形成。气隙的介电常数k＝1，其远小于我们通常用的k约为2.5的材料。移除低介电常数薄膜后，在气隙上再次沉积的覆盖层。反应物可以经由多孔硬掩模的孔洞中去除。从而显著减小RC延迟，并且提高运行速度。通过该方法制造的气隙结构的泄漏通路较小，可以增加器件中金属线的可靠性。

下面结合附图，对本发明的具体实施方式作进一步的详细说明。对于所属技术领域的技术人员而言，从对本发明的详细说明中，本发明的上述和其他目的、特征和优点将显而易见。

附图说明

图1-图7为本发明一较佳实施例的制造一种用于互连的气隙结构所形成的各阶段的器件的示意图。

图1为具有通孔和沟槽的半导体衬底剖面图。

图2为通孔和沟槽中填充有填充料的半导体衬底剖面图。

图3为沉积多孔覆盖层后的半导体衬底剖面图。

图4为全面蚀刻多孔覆盖层形成孔洞后的半导体衬底剖面图。

图5为蚀刻到介电质层的半导体衬底剖面图。

图6为去除介电质层形成气隙部的半导体衬底剖面图。

图7为再沉积覆盖层的半导体衬底剖面图。

具体实施方式

下面结合附图和具体实施例对本发明所述的一种用于互连的气隙结构及其制造方法作进一步的详细说明。