[发明专利]硅材料高频低功耗功率结型场效应晶体管(JFET)制造方法

说明书

技术领域：

本发明涉及一种半导体器件制造方法，更具体说是涉及一种硅材料高频低功耗功率结型场效应晶体管(JFET)的制造方法，适用于沟槽栅型器件。

背景技术：

功率晶体管在电力电子技术中，例如在开关电源电路中，一般是以开关模式工作的。对功率晶体管性能的主要要求是高频功率损耗小。这需要通态功耗P_on小和开关功耗P_sw小。前者要求通态电阻R_on小；后者要求开关电荷小，即在开、关两状态间变化时需要充放电电荷Q_G小。上世纪八十年代前使用的是功率双极晶体管和晶闸管，它们的R_on很小，但Q_G很大。而P_sw是正比于工作频率的，Q_G过大使这些器件的工作频率限于几千赫以内。八十年代以后电力电子技术使用的工作频率迅速提高。适应这种需要出现了功率金属一氧化物一场效应晶体管(功率MOSFET)，适合于低压中小功率；在大功率领域出现了绝缘栅双极晶体管(IGBT)。功率MOSFET在工作时没有少数载流子的存储与抽取，所以它的特点正好与双极器件相反，Psw很小而R_on很大。为了减小其R_on，对它的结构进行了不断的改进，经历了垂直双扩散功率MOSFET(VDMOSFET)、V型槽功率MOSFET，U型槽功率MOSFET、到最新的垂直沟槽的沟槽栅功率MOSFET(Trench MOSFET)。然而，随着沟槽的精细与密度增加，栅电容增大，Q_G增加开始显现出了对工作频率的限制。到目前，沟槽栅MOSFET已经没有多少挖掘潜力的余地。而紧凑型设备的发展(如笔记本电脑)使得进一步降低功率管功耗的需求还在有增无已。为此，器件研发者又重新审视将上世纪七十年代的沟槽栅JFET(Trench JFET)用于此用途。这种器件又称为沟槽栅静电感应晶体管(SIT)或沟槽栅双极模式静电感应晶体管(BSIT)(US Patent4070690)。常闭型的沟槽栅JFET在工作时有电导调制在起作用使R_on不大，尽管电导调制对其开关损耗有不利影响，但是开、关状态间变化时漏栅之间的电压变化小于MOSFET，针对低压低功耗优化的沟槽栅JFET的高频功耗略小于沟槽栅MOSFET。尽管有这些新技术的使用，但是仍然不能很好满足紧凑型设备发展的要求。于是，一种在栅极区下方设置绝缘层以减小栅漏电容C_GD从而减小Q_G，即制造具有隐埋局域绝缘层的JFET的方案，就成为新的选择。有人提出了先在沟槽槽底用淀积或热氧化的方式生长绝缘层，再在该绝缘层上方淀积多晶硅并掺杂形成栅极区的方法来实现这类结构(US Patent 6,878,993 B2)。但是，该方法涉及到多次挖槽、Si₃N₄生长、局域氧化、多晶硅生长及刻蚀等附加步骤，同时又要求多晶硅在沟槽的侧壁与单晶硅的接触必须非常良好。因此，工艺步骤增多，均匀性差，控制难度和成本加大，成品率低。所以，相应的产品或研究成果至今未见有报道。另一方面，在集成电路的SOI(Silicon on Insulator，绝缘衬底硅)工艺中，有利用氧离子或氮离子注入来形成硅体内隐埋绝缘层的技术方法，分别称为SIMOX(Separation byIMplanted Oxide，氧注入隔离)和SIMNI(Separation by IMplanted Nitride，氮注入隔离)，但这类方法从未在纵向导电的沟槽栅型功率JFET器件中使用过。

发明内容：

本发明是针对现有制造具有隐埋局域绝缘层的沟槽栅JFET的方法步骤多、难度大、成品率低、成本高的缺点进行的改进，首次提出将用于集成电路或横向器件的SIMOX或SIMNI技术思路以局域化的方式用于该类器件，在沟槽栅功率JFET的栅极区下方制作出隐埋的局域绝缘层。本发明的制造方法与沟槽栅JFET器件的常规工艺有很好的兼容，是在常规工艺流程中添加和替代若干加工步骤而实现的。为叙述和对比的方便，首先给出这类结构典型的常规工艺流程。