[发明专利]一种交叉型铁电存储阵列结构

说明书

技术领域

本发明属于集成电路设计领域，特别涉及一种交叉型铁电存储阵列结构。

背景技术

铁电存储器是一种利用铁电电容滞回特性制造的新型存储器件。主流铁电存储器(FeRAM)多为以1T1C单元为基础或是以2T2C单元为基础的阵列。在这类阵列中，尽管数据位数不同，每个存储阵列都包括三种信号线，即PL(极板信号线)，WL(门控信号线)和BL(数据信号线)。在这种阵列结构中，存储单元按规则的矩形排列，WL和PL为相互独立的信号，不同行(或不同列)之间，WL/PL没有复用。图4与图5分别是1T1C阵列结构和2T2C阵列结构。可以看到，在这样的结构下，存储阵列的容量可以描述为M×N的形式，控制线数目与信号线数目比例分别为2∶1和1∶1。这两种阵列结构的控制信号都是一维分布的，即各个WL和PL之间是平行的，因此WL/PL的位数与M或N一样。从而造成这样的困难：在相同容量下，一方面减小WL/PL的位数会造成数据位数的增加，这样就不得不增加信号引脚或是添加信号选通电路与二维译码，增大了电路的复杂性与面积；另一方面保证一定的信号引脚数量可能会增加WL/PL的位数以及延长信号线的长度，对译码器规模以及操作速度都不利。不同的WL与PL放置方法并不能有效的优化存储阵列，因此需要有一种从控制方法上就有根本区别的新型存储阵列结构来实现更优化的存储器设计。本发明从这一点入手，提出了一种控制线数目与信号线数目比例为1∶2的交叉结构存储阵列，通过控制线的复用有效的减少了控制信号端口的位数，有利于铁电存储器(FeRAM)结构电路设计与优化。

发明内容

本发明的目的是设计了一种交叉型铁电存储阵列结构。其特征在于，该交叉型铁电存储阵列结构以交叉型铁电存储单元为基本组成部分，每个铁电存储单元在横纵方向上分别与同行或同列的存储单元共用控制线CL，同一列的存储单元之间共用列方向上的数据信号线BL，同一行的存储单元之间共用行方向上的数据信号线BL，行与列之间不共用数据信号线BL。

所述交叉型铁电存储单元由4个1T1C存储结构：①为Ce1，②为Ce2，③为Ce3和④为Ce4、一条行控制线CL_R2、一条列控制线CL_C2、两条行数据线BL_R2和BL_R3、两条列数据线BL_C2和BL_C3组成。

所述1T1C存储结构由一个NMOS晶体管和一个铁电电容构成；一个1T1C存储结构包括P、B、G三个端口；其铁电电容的一端连接在NMOS晶体管的源极，另一端为该存储结构的P端；NMOS晶体管的漏极为该存储结构的B端，栅极为该存储结构的G端；其中Ce1的P端连接到CL_R2，Ce1的B端连接到BL_R2，Ce1的G端连接到CL_C2；Ce2的P端连接到CL_C2，Ce2的B端连接到BL_C3，Ce2的G端连接到CL_R2；Ce3的P端连接到CL_C2，Ce3的B端连接到BL_C2，Ce3的G端连接到CL_R2；Ce4的P端连接到CL_R2，Ce4的B端连接到BL_R3。

所述交叉型铁电存储阵列结构的操作时序为：整个操作过程分为0，1，2，3共4个阶段；在0阶段中，控制线CL_R2和CL_C2均为低电平；在1阶段中，控制线CL_R2和CL_C2均为高电平；在2阶段中，控制线CL_R2保持高电平，CL_C2降低为低电平；在3阶段中，CL_C2上升至高电平，CL_R2降低为低电平；通过CL_R2和CL_C2选中阵列中的4个1T1C存储单元，取其中两个存储单元为例，定义其位线分别为BL_C2和BL_C3；先对BL_C2所连接单元写入1，对BL_C3所连接单元写入0；再控制BPC(位线预放电控制端)对BL_C2和BL_C2清零；进行读操作，可见从BL_C2正确地读出了1，对BL_C3正确地读出了0；再控制BPC对BL_C2和BL_C3清零；再进行读操作，检验电路对铁电电容的回写功能，仍然读出了正确的结果。

本发明的有意效果是与传统结构相比较：由于这种交叉型阵列结构的特殊的结构和工作方式，导致一个阵列最多并行写入/读出4bit数据，采用分块阵列的结构设计可以实现多位数据并行读写，交叉型铁电存储阵列非常有利于电路的对称分布，有利于驱动电路、灵敏读放等外围电路的排布，另外采用交叉型的阵列结构有利于缩短BL的长度，进而减小数据线上寄生电容，有利于提高存储器的读写速度。最后，控制线数目与信号线数目比例为1∶2，大大减少了控制信号，简化了外围电路的设计。

附图说明