[发明专利]一种标准单元库和集成电路的设计方法和装置

说明书

技术领域

本发明涉及集成电路设计领域，尤其涉及一种标准单元库和集成电路的设计方法和装置。

背景技术

CMOS(Complementary Metal-Oxide Semiconductor，互补性金属氧化物半导体)数字IC(Integrated Circuit，集成电路)的设计可以分为全定制设计和半定制设计。全定制设计是一种基于晶体管级的设计方法，电路的所有器件、互连和版图都采用直接设计。半定制设计又分为基于门阵列和基于标准单元库的设计。

基于标准单元库的设计是指把电路设计中的一些基本逻辑单元(如门电路、多路开关、触发器等)，按照最佳设计的原则设计，并作为标准单元存入标准单元库中，在进行集成电路设计时，根据电路要求从标准单元库中调用所需标准单元，进行自动逻辑综合及自动布局布线，完成电路的设计。

基于标准单元库的数字IC设计方法流程如图1所示，具体步骤如下：

(1)进行RTL(Register TransferLevel，寄存器传输级)级设计。

本阶段利用HDL(Hardware Description Language，硬件描述语言)描述RTL行为模型，并且通过仿真工具验证其功能是否正确。

(2)进行ASIC(Application Specific Integrated Circuit，专用集成电路)逻辑综合。

ASIC逻辑综合是指在工艺库的基础上通过映射和优化过程，把设计的RTL级描述转换成与工艺密切相关的门级网表。在ASIC逻辑综合过程中，设计者可以根据自己的需要加入各种约束条件，使ASIC逻辑综合结果满足设计的要求。

为了及时发现和排除错误，还需要对逻辑综合得到的门级网表进行门级仿真，如果在仿真中发现逻辑功能错误或不能满足时序要求，则需要返回逻辑综合阶段或HDL代码设计阶段纠正错误，直到仿真结果符合要求为止。

(3)进行版图布局布线。

自动化布局布线工具可以将综合生成的门级网表读入，并与工艺物理信息库及时序库配合，进行整个芯片的布局布线。

为了验证版图是否存在逻辑功能或时序错误，还需要进行后仿真。

最后，还需对版图进行DRC(Design Rule Checker，设计规则检查)和LVS(Layout Versus Schematic，版图逻辑功能检查)检查，以保证版图功能正确且无设计规则和电路错误。

(4)对版图数据进行流片，得到最终的芯片。

随着集成电路芯片规模的日益扩大以及集成度的不断提高，寻求降低芯片功率损耗的低功耗设计技术成为当今集成电路设计的一个热点。目前的集成电路主要基于CMOS工艺。CMOS集成电路的功耗主要来源于芯片内各节点电位跳变过程中的动态功耗，该动态功耗占整个集成电路功耗的70％至90％，因此降低动态功耗是低功耗设计技术发展的主要方向。

对同步电路的设计在当前的集成电路设计中占了很大部分。所谓同步电路，即电路中的数据锁存是由一个或多个分布在电路中的时钟信号来控制的电路。同步电路中包含三种主要结构：组合逻辑、时序逻辑和时钟分布网络，同步电路中的三种主要结构之间的关系如图2所示。

其中，组合逻辑用来实现各种逻辑计算；时序逻辑作为存储单元，用来存储由组合逻辑计算得到的逻辑值；时钟分布网络，用于向整个电路中的时序逻辑提供正确的时钟信号，以达到使整个电路正确运行的目的。从图2中可以看出，时钟分布网络在同步电路中的作用非常重要，提供正确的时钟信号可以避免在同步电路中出现竞争冒险及逻辑错误。只有保证到达各个时序逻辑单元(包括寄存器、锁存器)的时钟信号的时序是正确的，才能保证时序逻辑单元在每个时钟周期锁存得到正确的逻辑值，从而保证整个电路功能的正确。当前比较常用的时钟分布网络是一种树形结构，如图3所示。

在时序逻辑系统中，逻辑功能的实现是依靠时钟脉冲触发触发器的翻转来实现的，时序逻辑系统中的时钟脉冲是唯一一直在跳变的信号，是系统动态功耗的主要来源之一。

在传统的标准单元库中，基础时序逻辑单元采用的是单边沿触发器，其翻转仅依靠时钟的某一个边沿(上升沿或下降沿)触发，另外一个边沿的跳变没有被利用起来，单边沿触发器对时钟的利用率只有50％，时钟得不到充分的利用，因此，也造成了动态功耗的浪费。

发明内容

有鉴于此，本发明实施例的目的在于提供一种标准单元库和集成电路的设计方法和装置，使得时钟信号的两个边沿都可以被利用，对于实现相同的逻辑功能减少了时钟脉冲的个数，从而有效降低了电路的动态功耗。