[发明专利]低阻导电结构、包括其的器件和系统以及形成其的方法

说明书

技术领域

本发明的实施例总体涉及电子器件中的各种导电结构。更具体而言，本发明的实施例涉及包括体金属(bulk metal)层的低电阻导电结构、包括其的器件和系统、形成其的方法以及能够制造其的系统。

背景技术

近来致力于提高现代电子器件的速度和集成密度的努力导致了对这些器件内的诸如线连接、接触、电极结构等的导电结构的更高的性能和和质量要求。例如，随着电子器件内的信号切换速率的提高和形成所述器件的各个元件的平均尺寸的降低，器件内的各种导电结构的几何结构、性态和电阻特性也变得越来越重要。必须仔细考虑这些特性，从而避免产生信号讹误、不希望的信号时延、数据误差、过量热散逸等的可能性。此外，随着形成所述器件的各个元件的平均尺寸的降低，所能够容许的制造变化的范围也越来越有限，因为不断变小的物理缺陷或工艺偏差均能够在以几何结构非常小的元件实现的器件和系统内引发更为显著的问题。

一般而言，导电结构的性能是其电阻抗的函数，电阻抗是电阻率或者单位面积电阻的函数。例如，随着导电结构的电阻的增大，其对信号噪声的抗扰性就会降低。导电结构还倾向于在信号传输过程中散发更多的热量，并且通过导电结构的总电子迁移率倾向于降低。

概况而言，导电结构的电阻是其几何结构和电阻率特性的函数。具体而言，随着导电结构的长度的增大，或者其截面面积的减小，其电阻倾向于按比例增大。类似地，随着导电结构的电阻率的增大，其总电阻和阻抗也增大。

由于现代电子器件的集成密度要求越来越高，因此必须降低各个导电结构的尺寸，以提供越来越有限的芯片面积。结果，导电结构诸如现代电子器件内的构图信号线正在变得越来越薄和窄。其他导电结构，例如接触(contact)，也在变得越来越小且汇集得越来越紧密。为了补偿几何结构中的这些变化，通常采用诸如钨(W)的特定低电阻率材料形成导电结构。例如，现代存储器件，尤其是闪速存储器件，通常包括由包括钨的一个或多个材料层形成的位线。

令人遗憾的是，体金属层-包括具有钨的体金属层-的常规形成方法存在各种缺点，这些缺点阻碍了具有所需几何结构和足够性能的导电结构的实现。

在近来的旨在提高具有缩小的几何结构的导电结构的性能的尝试中，采用了某些成核工艺。希望由各种成核工艺形成的材料层允许制造具有适当的电阻率特性的、更薄、更窄和/或更小的导电结构。

但是，一些成核层，例如，由各种循环淀积法(cyclical deposition method)形成的成核层在表现出良好的核分布均匀性的同时，还表现出了较高的电阻率。相反，其他成核层，例如，通过化学气相淀积(CVD)法形成的成核层，或多或少表现出了好的电阻率特性，但是核分布均匀性差。因此，仍然难以由具有可接受的集料性能品质(aggregate performance quality)的体金属层制造具有小几何结构的导电结构。

发明内容

本发明的实施例提供了包括体金属层的低电阻率导电结构、其形成方法、包括所述导电结构的器件和系统以及制造所述导电结构的制造系统。与采用常规方法形成的体金属层相比，在所选的本发明的实施例中，形成了具有均匀分布的核的、带有相对较大的材料晶粒的体金属层。

在一个实施例中，本发明提供了一种导电结构的形成方法，包括：采用循环淀积工艺在衬底上形成第一成核层；采用化学气相淀积(CVD)工艺在所述第一成核层上形成第二成核层；以及在所述第二成核层上形成体金属层。

在另一实施例中，本发明提供了一种导电结构，其包括：形成于衬底上且具有第一材料晶粒尺寸的第一成核层；形成于所述第一成核层上并具有大于所述第一材料晶粒尺寸的第二材料晶粒尺寸的第二成核层；以及形成于所述第二成核层上的体金属层。

在另一实施例中，本发明提供了一种晶体管，其包括：形成于衬底上的栅极结构；以及在所述衬底内形成于所述栅极结构的两侧的相对的源极区/漏极区。所述栅极结构包括栅电极，所述栅电极包括：形成于所述衬底上并具有第一材料晶粒尺寸的构图的第一成核层；形成于所述构图的第一成核层上的具有大于所述第一材料晶粒尺寸的第二材料晶粒尺寸的构图的第二成核层；以及形成于所述构图的第二成核层上的构图的体金属层。