[发明专利]减少接脚数的方法以及使用其的微处理器

说明书

技术领域

本发明是有关于一种微处理器，且特别是有关于一种可减少接脚数的微 处理器。

背景技术

近年来，由于科技的发展快速，许多消费性电子产品，例如电视、显示 器、甚至于马达，也开始应用了单芯片微处理器的技术。

图1是传统8032单芯片微处理器接脚图。请参考图1，在此介绍几个重 要的接脚。接脚P0.0～P0.7、P1.0～P1.7、P2.0～P2.7以及P3.0～P3.7分别是 4个连接埠port(0)、port(1)、port(2)与port(3)的多个接脚。其中，P0开头的标 号代表port(0)、P1开头的标号代表port(1)、P2开头的标号代表port(2)、P3 开头的标号代表port(3)。接脚ALE是输出低位地址闩锁控制信号，用来控制 外部闩锁器将连接埠P0所输出的低位地址汇流排锁住。接脚PSEN是输出编 程存取使能控制信号，用以启动外部存储器，以对外部存储器进行数据存取。

图2是传统8032单芯片微处理器存取外部存储器的电路方块图。请参考 图2，此电路包括一8032单芯片微处理器201、闩锁电路202以及快闪存储 器203。图3是图2的电路的波形图。请同时参考图2以及图3，一般来说， 连接埠P0(P0[7]～P0[0])是用以对外部的存储器，在此指的是快闪存储器 23，输出低位地址A7～A0，并且用以对快闪存储器203进行数据存取。连接 埠P2(P2[7]～P2[0])是用以输出高位地址A15～A8。

在对快闪存储器203进行存数据取时，一般是以4个时脉T1～T4为一个 周期。时脉T1上升时，存取使能接脚PSEN的电压也会由逻辑低电压转为逻 辑高电压，此时快闪存储器203的数据汇流排为高阻抗状态。接着，地址闩 锁接脚ALE的电压也会由逻辑低电压转为逻辑高电压跟着上升，此时微处理 器201会开始从连接埠P0输出低位地址A7～A0。接下来，时脉T2的上升边 缘时，微处理器201会开始从连接埠P2输出高位地址A15～A8。接下来，地 址闩锁接脚ALE的电压由逻辑高电压转为逻辑低电压时，低位地址A7～A0 被闩锁电路202闩锁住。接下来，时脉T2的上升边缘时，连接埠P0被设为 高阻抗状态。当存取使能接脚PSEN的电压由逻辑高电压转为逻辑低电压时， 快闪存储器203便会根据/WR控制信号输出或写入数据。

由上操作可知，此微处理器201为了维持上述操作，至少需要19个接脚 数。在产品的研发过程中，由于需要常常的更新软件，因此，采用在外部的 快闪存储器203相对的是比较有弹性的做法。当产品研发完成时，软件则无 须更动。因此，软件将会直接烧录在微处理器201中，例如将原本的8032微 处理器改为8051微处理器。但是，上述的微处理器201在产品开发完成后， 仍会留下额外的19个接脚，因此，至少会造成以下缺陷：

微处理器的集成电路的面积无法缩小。由于在集成电路中，焊垫(PAD) 数必须大于等于接脚数，因此，集成电路的芯片面积(die size)相对的无法 缩小。

产品的布局受到限制。由于产品研发完成后，这些接脚(P0.1～P0.8； P2.1～P2.8)被使用的机会相对较小，但是这些接脚仍然要占用相当大的面积， 因而造成了印刷电路板的布局的限制。

发明内容

有鉴于此，本发明的一目的在于提供一种减少接脚数的微处理器，利用 高位地址、低位地址与数据共用汇流排方式，减少接脚数目，并达成缩小集 成电路的布局面积的目的。

为达上述目的，本发明提出一种减少接脚数的微处理器，包括一微处理 核心电路，用以产生一高位地址汇流排、一低位地址/数据汇流排、一第一地 址闩锁信号、一读写控制信号、以及一存取使能信号；一延迟电路，接收第 一地址闩锁信号，并延迟预设时间后输出一第二地址闩锁信号；一多工器， 接收高位地址汇流排与低位地址/数据汇流排，并产生一共用汇流排，并由第 二地址闩锁信号作为控制信号，其中当该第二地址闩锁信号被使能时，该多 工器将低位地址/数据汇流排与共用汇流排导通，当该第二地址闩锁信号未被 使能时，该多工器将高位地址汇流排与共用汇流排导通；一共用汇流排连接 埠接脚，具有8个接脚，连接于多工器的共用汇流排；一第一地址闩锁接脚， 用以输出第一地址闩锁信号；一第二地址闩锁接脚，用以输出第二地址闩锁 信号；一读写控制接脚，用以输出读写控制信号；以及一存取使能接脚，用 以输出存取使能信号。