[发明专利]堆叠式芯片封装结构及其制作方法

说明书

技术领域

本发明是有关于一种芯片封装结构及其制作方法，且特别是有关于一种堆叠式芯片封装结构及其制作方法。

背景技术

在半导体产业中，集成电路(integrated circuits，IC)的生产主要可分为三个阶段：集成电路的设计(IC design)、集成电路的制作(ICprocess)及集成电路的封装(IC package)。

在集成电路的制作中，芯片(chip)是经由晶片(wafer)制作、形成集成电路以及切割晶片(wafer sawing)等步骤而完成。晶片具有一主动面(active surface)，其泛指晶片的具有主动元件(active device)的表面。当晶片内部的集成电路完成之后，晶片的主动面更配置有多个焊垫(bonding pad)，以使最终由晶片切割所形成的芯片可经由这些焊垫而向外电性连接于一承载器(carrier)。承载器例如为一导线架(leadframe)或一封装基板(package substrate)。芯片可以打线接合(wire bonding)或覆晶接合(flip chip bonding)的方式连接至承载器上，使得芯片的这些焊垫可电性连接于承载器的接点，以构成一芯片封装结构。

图1A-图1E绘示为在日本专利申请案公开案第2005-317998号中所揭露的一种半导体装置的制作流程剖面示意图。首先，请参看图1A，提供具有一铜箔21，此铜箔21具有分别形成于其上表面及下表面的一作为电性接点的第一图案化金属层22以及一第二图案化金属层23。请参看图1B，于铜箔21的下表面上形成一蚀刻阻抗层24，接着，利用第一图案化金属层22作为一蚀刻掩膜(etching mask)对铜箔21的上表面进行一半蚀刻(half-etching)工艺，以于在铜箔21的上表面上形成多个凹部R。之后，请参看图1C，由使用粘着层20将半导体装置11固定于其中一作为芯片座的凹部R上，且在半导体装置11与铜箔21的打线接合部12之间形成多条导线16。接着，请参看图1D，于铜箔21的上表面上形成一第二绝缘材料18，以包覆半导体装置11、导线16，以及铜箔21的上表面。最后，请参看图1E，利用第二图案化金属层23作为蚀刻掩膜对铜箔21的下表面进行背蚀刻工艺，以形成具有面数组引脚(area array lead)的芯片封装结构10。

上述这种利用整块铜箔去蚀刻出芯片座及引脚的方式为一种新型式的QFN封装态样，其优点是引脚数目可以增加，使依据上述流程制作而成的封装体可朝向微型化与高密度化的方向发展。然而，目前这种新型QFN封装态样主要是做单一芯片的封装，并无法符合多芯片模块封装的潮流。因此，如何改良目前这种新型QFN型式的封装结构的制作流程，而制作出可整合更多芯片数量的堆叠式芯片封装结构，实为亟待解决的一大难题。

发明内容

本发明提供一种堆叠式芯片封装结构及其制作方法，其主要是将芯片堆叠的概念导入新型QFN封装态样中，以提高芯片封装结构整体的构装密度。

本发明提出一种堆叠式芯片封装结构，其包括一芯片承载器、一第一芯片、一第二芯片、一第三芯片以及一绝缘材料。芯片承载器具有一第一表面以及与其相对应的一第二表面，且芯片承载器包括二芯片座以及多个环绕这两个芯片座的引脚。第一芯片配置于其中一芯片座上。第二芯片配置于另一芯片座上。其中，第一芯片与第二芯片以多条第一导线与这些引脚电性连接。第三芯片横跨于第一芯片与第二芯片之间，且第三芯片与第一芯片及第二芯片电性连接。绝缘材料配置于芯片承载器上，以包覆第一芯片、第二芯片与第三芯片，且填充于这两个芯片座与各引脚之间。

在本发明的一实施例中，第三芯片以多多条第二导线与第一芯片及第二芯片电性连接。

在本发明的一实施例中，堆叠式芯片封装结构还包括多个凸块，配置于第三芯片与第一芯片以及第三芯片与第二芯片之间，使第三芯片通过这些凸块与第一芯片及第二芯片电性连接。

在本发明的一实施例中，芯片承载器还包括一镍/银或是镍/金层，配置于芯片承载器的第一表面。

在本发明的一实施例中，芯片承载器还包括一镍/银或是镍/金层，配置于芯片承载器的第二表面。

在本发明的一实施例中，第三芯片更可以多多条第三导线与上述引脚电性连接。