[发明专利]锁相环电路

说明书

技术领域

本发明涉及一种锁相环电路。

背景技术

锁相环(PLL，Phase Locked Loop)，通常是指一种应用于通信接收机中的电路，其作用是对接收到的包含时钟的信号进行处理，并从中提取某个时钟的相位信息。或者说，对于接收到的信号，仿制一个时钟信号，使得接收到的信号和仿制的时钟信号从某种角度看来是同步的或相关的。由于仿制的时钟信号相对于所接收到的信号中的时钟信号具有一定的相差，因此也被称为锁相器。锁相环有很多种类，可以是数字的、模拟的或是数模混合的。

美国专利申请公布说明书US 2003/0234693中提到了一种全数字锁相环(ADPLL，All Digital Phase Locked Loop)。参照图1所示，所述的全数字锁相环用于比较所接收的输入参考时钟信号FREF和自身的输出反馈信号的相差，并且根据所述相差对自身的输出反馈信号进行调整后通过功放145输出合成信号RF_OUT。所述全数字锁相环包括用于对所述输入参考时钟信号和输出反馈信号的相差进行计算的相位探测器120。所述相位探测器120包括三端输入信号，第一端输入信号来自于参考相位累加器105的输出，所述参考相位累加器105结合输入参考时钟信号和频率控制信号FCW来计算整数周期相位；第二端输入信号来自于自身的输出反馈，即数控振荡器140(DCO，Digital Control Oscillator)的输出信号反馈，所述输出反馈信号经增量模块(INC)150进行累加运算后由时钟锁存器155采样后输至相位探测器120；第三端输入信号来自于微小误差调节(fractional error correction)单元110，所述微小误差调节单元110用于计算输入参考时钟信号边缘和相邻的输出反馈信号边缘的相差。其中，所述相差可以通过所述微小误差调节单元110内的时间-数字转换器114(TDC，Time to Digital Converter)而转换为数字信号，所述时间-数字转换器114分别与参考时钟信号FREF和逻辑单元112相连，并由乘法器116应用所述数字信号进行乘法运算输出相位信号到相位探测器120。

由于所述时间-数字转换器114的作用是将时间转换为数字信号，而通常是通过延迟链的延迟时间来匹配输入时间来获得数字信号的，由于这种延迟链的方式，无法很好的建立延迟单元的延迟与数控振荡器的可控最小的频率间隔的对应关系，这样会带来是整个环路的增益不再恒定。所以必须要经过乘法器116转变为相位信号，这样增加了额外的硬件电路。并且需要增加额外的环路增益(LOOP GAIN)电路125来调节环路增益。

而数控振荡器140的作用是根据数字控制信号来合成一定频率的时钟信号，其频率的控制是通过改变电容的方式实现，在这种控制过程中，电容的线性改变，频率的改变不是线性的，而是与电容平方根成反比，这样的非线性会使整个环路的增益不再恒定，这样就需要增加额外的数控振荡器增益调节(DCO GAIN NRML)电路130来调整数控振荡器140的线性度，通过由时钟CKR控制的锁存器135将信号传输给数控振荡器140。这些额外的乘法器116以及数控振荡器增益调节电路130无疑会增加锁相环电路的面积，从而使得锁相环功耗也增大。

发明内容

本发明提供一种锁相环电路，解决现有技术全数字锁相环电路面积较大，从而功耗较大的问题。

为解决上述问题，本发明提供一种全数字锁相环电路，包括：自由环振、时间-数字转换器和数控振荡器，其中，

所述逻辑单元用于根据所获取的参考时钟信号和所述数控振荡器反馈的合成时钟信号生成第一信号；以所获取的分频信号作为循环计数的最大值，对所述合成时钟信号的周期数进行计数；在所获取的参考时钟信号的有效边沿计算当前已计数周期数相对所述循环计数最大值的剩余未计数值，输出代表剩余未计数值对应时间的第二数字信号；

所述时间-数字转换器用于在所述自由环振提供的多相位时钟下分别将所述逻辑单元输出的第一信号的瞬态值形成离散信号；当有离散信号分别表示所述第一信号向有效边沿翻转或从有效边沿翻转时，将所述两个离散信号之间的距离以第三数字信号输出；

所述数控振荡器用于从所述自由环振提供的多相位时钟中选择相位时钟及相应的有效边沿，以输出合成时钟信号。