[发明专利]可编程逻辑器件的仿真控制方法及系统

说明书

技术领域

本发明涉及控制技术，特别涉及一种可编程逻辑器件的仿真控制方法和一种可编程逻辑器件的仿真控制系统。

背景技术

可编程逻辑器件可以实现各种电路结构，为了确保基于可编程逻辑器件实现的电路结构的可行性和可靠性，通常需要利用仿真应用程序对其进行仿真。

具体来说，将表示被仿真电路的代码输入至仿真应用程序进行综合后，即可得到被仿真电路在布局布线前的网表；然后，仿真应用程序即可针对被仿真电路的网表执行仿真。

被仿真电路的网表是由各种标准单元构成的，由各种标准单元分别表示被仿真电路中例如D触发器(DFF)、与门、非门等各逻辑元器件，因此，在仿真过程中，仿真应用程序会从标准单元库中导入被仿真电路中各标准单元的功能及不同类型设置参数，从而在仿真过程中考虑到各标准单元的逻辑功能及传输延时等元器件特性，使得仿真结果更逼近于被仿真电路的真实运行状态。

此外，为了在仿真过程中控制各标准单元的逻辑跳变，还需要引入SCAN技术建立扫描(SCAN)时钟模型，并由SCAN时钟模型在仿真过程中作为外部时钟源，产生SCAN时钟信号并输入至被仿真电路中的各标准单元。其中，SCAN技术是一种较为成熟的测试技术，在本文中不再赘述。

实际应用中，为了保证SCAN时钟模型产生的SCAN时钟信号能够同时到达被仿真电路中的各标准单元，以保证仿真结果的准确性，需要禁止仿真应用程序从标准单元库中导入任何标准单元的延时设置参数。

假设被仿真电路是由级联的DFF1和DFF2构成的寄存器，DFF1的D端为该寄存器的输入端，DFF1的Q端连接至DFF2的D端，DFF2的Q端为该寄存器的输出端。

参见图1和图2，在DFF1和DFF2均接收时钟信号1(SCAN时钟信号)，DFF1的D端输入信号在时钟信号1的第n个时钟跳变为低电平，在时钟信号1的第n+1个时钟周期上升沿时，DFF1会采集到低电平并使其Q端跳变为低电平。

由于时钟信号1会同时到达DFF1和DFF2，因此，在仿真应用程序仿真DFF2采样时，会设置DFF2的D端在DFF2在时钟信号1的第n+2个时钟周期上升沿，才会采集到DFF1的Q端输出的低电平并使其Q端跳变为低电平，即DFF1的Q端跳变、DFF2的Q端跳变依次发生在时钟信号1的连续两个上升沿，这种跳变方式是正确的。

然而，上述禁止仿真应用程序从标准单元库中导入任何标准单元的延时设置参数的方式，虽然能够保证SCAN时钟信号能够同时到达被仿真电路中的各标准单元，但在某些特殊情况下会存在如下问题：

仍假设被仿真电路是由级联的DFF1和DFF2构成的寄存器，DFF1的D端为该寄存器的输入端，DFF1的Q端连接至DFF2的D端，DFF2的Q端为该寄存器的输出端。

参见图3和图4，在DFF1接收时钟信号2(SCAN时钟信号经如三角形所示的一个其他标准单元延迟后的时钟信号)、DFF2接收时钟信号3(SCAN时钟信号经如三角形所示的三个其他标准单元延迟后的时钟信号)，DFF1的D端输入信号在时钟信号2的第n个时钟周期跳变为低电平，DFF1则会在时钟信号2的第n+1个时钟周期采集到低电平并使其Q端跳变为低电平。

在图3中，虽然时钟信号3经过的其他标准单元多于时钟信号2，但由于仿真应用程序未从标准单元库中导入任何标准单元的延时设置参数，因此，在仿真过程中，时钟信号3和时钟信号2的实际传输并未受到其他标准单元的延时，即时钟信号3实际到达DFF2的时间与时钟信号1实际到达DFF1的时间相同。

但仿真应用程序是否导入标准单元的延时设置参数，仅仅决定仿真过程中的信号传输过程是否真正存在延时，在仿真应用程序仿真DFF2采样时，仍然会设置时钟信号3与时钟信号2不同步，从而会设置时钟信号3的第n+1个时钟周期上升延迟于时钟信号2的第n+1个时钟周期(如图4中时钟信号3的虚线部分所示)，使得时钟信号3的第n+1个时钟周期上升到来时，DFF1的Q端已经跳变为低电平，DFF2在时钟信号3的第n+1个时钟周期上升沿就会采集到低电平(如图4中对应时钟信号3的虚线部分的点划线所示)、并使其Q端跳变为低电平，即DFF1的Q端跳变、DFF2的Q端跳变会在时钟信号2和时钟信号3的第n+1个时钟周期同时发生。

而实际上，由于时钟信号3实际到达DFF2的时间与时钟信号1实际到达DFF1的时间相同，因而DFF2在时钟信号3的第n+1个时钟周期上升沿应当采集到DFF1的Q端在时钟信号2的第n个时钟周期内的高电平。