[发明专利]一种基于AXI总线的多路复用器

说明书

技术领域

本发明涉及存储器访问控制技术，尤其涉及基于AXI总线采用多路复用器访问存储器的技术。

背景技术

在许多系统中，尤其在多媒体领域的系统中，如图像处理、三维游戏、运动估计等都需要大量的存储器，并对存储器进行频繁访问。随着所需存储器的增多，为了实现对大容量存储器的访问，越来越需要片外SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存储器)/DDR(Double-data-rate synchronous Dynamic Random access memory，双数据率同步动态随机存储器)存储器的支持。为了方便对SDRAM/DDR存储器进行访问，提出了AXI总线，以适应SDRAM/DDR的特性，并使得基于SDRAM/DDR的总线可以达到较高带宽，即较高的访问速度。由于AXI总线较为复杂，现多采用一种简化版的AXI(Advanced eXtensible Interface，先进可扩展接口)总线，即AXI_lite总线。

通过AXI_lite总线实现对存储器访问的示意图如图1所示，其中包括：AXI_lite主模块101、AXI_lite从模块102、存储器103、以及AXI_lite总线104。

AXI_lite主模块101是对存储器进行访问的器件或模块，即向存储器写数据、或从存储器读数据的器件或模块，通常可以是CPU(Center Process Unit，中央处理单元)、MCU(Micro Controller Unit，微处理单元)、DMAC(DirectMemory Access Controller，直接内存存取控制器)等。

AXI_lite从模块102通过AXI_lite总线104与AXI_lite主模块101相连，AXI_lite从模块102通过AXI_lite总线104获得AXI_lite主模块101对存储器103的各种访问请求(如向存储器103的XXXX地址写入数据YYYY)，并根据该访问请求对存储器103进行控制(如将数据YYYY写入存储器103的XXXX地址)，并通过AXI_lite总线104向AXI_lite主模块101返回对存储器103的访问结果(如操作是否成功，或者从存储器读取的数据)。AXI_lite从模块102即是对存储器访问进行控制的模块。

存储器103可以是SDRAM或者DDR存储器。

AXI_lite总线的信号定义及描述如表1所示：

表1

上表“发起方”中的“主”或“主模块”指的是AXI_lite主模块；“发起方”中的“从”指的是AXI_lite从模块。

通常为了节约空间和成本，多个AXI_lite主模块可以共用一个大容量的存储器。这时，可以在AXI_lite主模块与AXI_lite从模块之间增加一个AXI_lite多路复用器来协调多个AXI_lite主模块对存储器的访问(如图2所示)。在总线信号中定义的AXI_lite主模块编号rid或wid信号则是用以区分不同AXI_lite主模块的。对于不同的AXI_lite主模块，rid、wid信号值不一样。

AXI_lite主模块向AXI_lite从模块发送读、写请求的波形如图3所示：

当AXI_lite主模块需要产生一个读写请求，就将有效读写请求avalid信号置高(即低电平变为高电平)；当AXI_lite从模块已经处理好该读写请求地址了，则使请求准备好aready信号有效。如果AXI_lite主模块没有新的请求，AXI_lite主模块将avalid信号拉低(即高电平变为低电平)。如果为写操作，那么在AXI_lite从模块使aready有效后，AXI_lite主模块将要写入存储器的数据放入写入数据wdata总线上，并且每收到一个写请求准备好wready有效(为高)信号，就给出下一个写数据，以及对应该数据的wid，写数据字节有效位wstrb信号；如果为读操作，那么当avalid有效时，读数据rdata总线上为有效的读数据，同时rid上为该数据对应的AXI_lite主模块源。此外，对应不同rid的几个先后的读数据请求之间不需要确保顺序，但是rid相同的读数据要按照请求和地址顺序返回。各个写数据必须按照请求和地址顺序依次发送。读写数据可以交错返回。

现有技术中的一种多路复用器的内部结构框图如图4a所示，在多路复用器中包括：多个接口模块402、控制模块403。