[发明专利]一种扫描链故障诊断系统、方法及诊断向量生成装置

说明书

技术领域

本发明涉及集成电路领域，属于一种逻辑集成电路的时序故障定位方法，特别是涉及一种扫描链故障诊断系统、方法及诊断向量生成装置。

背景技术

近年来集成电路的设计广泛采用深亚微米和超深亚微米工艺以提升性能。同时，随着工艺尺度的缩小，芯片的缺陷密度逐渐增加，每代工艺中的量产学习过程也变得更加复杂。因此，在电路设计过程中广泛采用扫描设计技术以提升电路的可测性(Design-For-Testability，DFT)和可诊断性，从而提升芯片质量以及芯片生产的优良率。

扫描设计技术是一种广泛采用的结构化可测试性设计(DFT)技术。该技术中基于扫描的逻辑诊断已经成为量产加速阶段(yield ramp-up)不可缺少的手段，通过逻辑诊断可以帮助失效分析设备快速寻找到引起失效的缺陷位置，从而加速失效分析过程。

通过扫描设计技术，在电路中插入一种称为扫描链的移位寄存器结构，通过扫描链可以非常方便地实现测试数据的有效传递以及内部状态的有效导出。

在电路中实现的扫描又分为“全扫描”和“部分扫描”两种。全扫描是将电路中所有的时序单元都置换为扫描单元，并且接入一个或者多个扫描链中，这样可以非常容易地实现故障的控制和传导。部分扫描则是选择性地组成扫描链，例如可以将关键路径上的时序单元以及难于满足扫描结构要求的单元排除在扫描链之外，以确保芯片满足面积和性能方面的要求。

扫描测试的实现过程是：读入电路网表并且实施设计规则检查(DesignRule Check，DRC)，确保符合扫描测试的设计规则；将电路中原有的触发器或者锁存器置换为特定类型的扫描触发器或者锁存器(如多路选择D触发器，时钟控制的扫描触发器，以及电平敏感的扫描设计)，并且将这些扫描单元链接成一个或者多个扫描链，这一过程称之为测试综合；测试向量自动生成(Automatic Test Pattern Generation，ATPG)工具根据插入的扫描电路以及形成的扫描链自动产生测试向量；故障仿真器(Fault Simulator，FS)对这些测试向量实施评估并且确定故障覆盖率情况。

而现有技术中，扫描单元及其控制电路可能会占到芯片总面积的30％。即使是在存储部件占多数的面积的微处理器芯片中，扫描电路及其控制逻辑所占的硅片面积相对于组合逻辑电路来说仍然很大。这使得在扫描单元及其控制电路上发生的故障可能占到故障总数的50％。因此扫描链故障诊断对于芯片故障诊断具有重大意义。

从测试角度而言，发现扫描链中的扫描单元是否存在故障并不困难。只要将flush向量(0011)移入并直接移出扫描链即可判断扫描链是否存在故障。

但从诊断角度而言，定位故障扫描单元却具有很大的挑战性。首先，扫描链中的故障效果只有通过扫描输出才能直接观察到；其次，扫描链中的故障效果会因为扫描移位而具有全局性。这是因为在向量移入过程中，故障扫描单元的上游将会被污染，而在移出过程中，故障扫描单元的下游会被污染，所以经过扫描移入移出过程后整条扫描链已被污染。

为解决定位故障扫描单元中存在的问题，目前有三类可行的方案，第一类方案就是专门为待测扫描链生成一组诊断向量；第二类方案将已有的失效向量注入故障模拟器，通过比较失效向量和故障模拟器的响应进行诊断；最后一类方案就是通过修改电路中的触发器单元提高电路的可诊断性。

在第一类方案中，测试向量生成方法可分成三种，一种是将待测扫描单元的故障效果通过组合逻辑传播给输出或者传播给可以正常观测的伪输出；第二种方法是把可以反映故障效果的逻辑值通过组合逻辑传播给待测扫描单元。对于以上两种方法只要在待测扫描单元上发现了与期望响应不相同的结果，就可以认为该待测扫描单元是存在故障的。第三种方法不是确定性测试生成方法，而是从功能向量中选取可以使得待测扫描链中所有扫描单元置1和置0概率相当的功能向量，通过比较失效芯片各输出的0、1出现概率和期望输出的0、1出现概率推断出故障扫描单元的位置。

这类方案得到的诊断分辨率与电路结构相关，无法保证诊断的精度。

第二类方案不需要为待测扫描链生成专门的诊断向量，而是利用已有的测试向量和这些向量的失效响应进行故障模拟。在诊断过程中，故障被注入到模拟器中，并施加向量得到相应的失效响应。通过比较从模拟器得到的失效响应和从测试设备上得到的实际失效响应估计故障注入位置与实际故障发生位置是否相同，如果相同则诊断过程结束，如果不同则反复迭代上述过程，直到得出满意的诊断结果。