[发明专利]一种多核或众核处理器功能验证设备及方法

权利要求书

1.一种多核或众核处理器功能验证设备，其特征在于，包括重复逻辑电路(5)、片上存储(3)以及其它逻辑电路(2)；所述的重复逻辑电路(5)包括用于模拟所述多核或众核处理器中的各个结点的复用结点(8)、用于对所述复用结点(8)的功能验证过程进行控制的控制模块(7)和用于存储与所述复用结点(8)的功能验证过程相关数据的存储模块(6)；其中，

所述的片上存储(3)和所述的存储模块(6)在FPGA的片上存储资源上实现；所述的其它逻辑电路(2)、控制模块(7)和复用结点(8)在FPGA的可编程逻辑资源上实现；其中，

所述的复用结点(8)在所述处理器中的同构结点的基础上，为所述同构结点中每一个寄存器增加一条与外部进行数据输入输出的数据通路，并为所述数据通路设置一个使能信号，还要为所述同构结点增加用于控制所述复用结点运行与否的结点运行使能信号；

或所述的复用结点(8)在所述处理器中的相似结点的基础上，将各个所述相似结点的相同部分以及各个相似结点的不同部分整合在一起，为所述不同部分分别设置一个使能信号；为整合后的结点中的每一个寄存器增加一条与外部进行数据输入输出的数据通路，并为所述数据通路设置一个使能信号；增加用于控制所述复用结点运行与否的结点运行使能信号；

所述的控制模块(7)利用用于记录存储地址分配的表结构(9)和用于记录特定功能逻辑电路块端口互连关系的表结构(10)对所述复用结点(8)的功能验证过程进行控制。

2.根据权利要求1所述的多核或众核处理器功能验证设备，其特征在于，所述的用于记录存储地址分配的表结构(9)包括所述多核或众核处理器中所有结点的输入端口、输出端口、内部寄存器的值，以及所述输入端口、输出端口和内部寄存器的存储器号、首地址、长度和有效位数。

3.根据权利要求1所述的多核或众核处理器功能验证设备，其特征在于，所述的用于记录特定功能逻辑电路块端口互连关系的表结构(10)记录了所述多核或众核处理器中一个结点中的一个输入信号是否由其它某个结点的输出产生，包括用于判断输入是否由某一个结点的输出产生的VA有效位，用于记录产生输出的结点的编号的CID，用于记录输出的编号OID。

4.一种采用权利要求1-3所述的任一多核或众核处理器功能验证设备进行功能验证的功能验证方法，包括：

步骤1)、对存储模块(6)、用于记录存储地址分配的表结构(9)、以及用于记录特定功能逻辑电路块端口互连关系的表结构(10)进行初始化；

步骤2)、在一轮全局时钟内，在所述的复用结点(8)上对所述多核或众核处理器中的结点依次进行功能验证；其中，所述的步骤2)包括：

步骤2-1)、将全局输入信号中包括数据、地址和控制信号的信号输入到所述的存储模块(6)；

步骤2-2)、所述的控制模块(7)从所述的存储模块(6)读取端口和寄存器信息，并写入到所述的复用结点(8)；

步骤2-3)、运行所述的复用结点(8)，进行功能验证；

步骤24)、将所述的复用结点(8)的寄存器和端口信息保存到所述的存储模块(6)中；

步骤2-5)、在本轮全局时钟内，若所述多核或众核处理器中的每一个结点都已经在所述复用结点(8)上运行一次，则转入步骤3)；否则，从所述存储模块(6)中的用于记录特定功能逻辑电路块端口互连关系的表结构(10)读取下一个待验证的结点的输入端口信号，并更新，然后重新执行步骤2-2)至步骤2-5)；

步骤3)、输出功能验证的结果。

5.根据权利要求4所述的功能验证方法，其特征在于，所述的寄存器和端口信息保存在所述的用于记录存储地址分配的表结构(9)中。