[发明专利]一种解调FSK信号的方法及其低功耗数字电路无效
申请号: | 200810117044.7 | 申请日: | 2008-07-23 |
公开(公告)号: | CN101316253A | 公开(公告)日: | 2008-12-03 |
发明(设计)人: | 彭琼;李金城 | 申请(专利权)人: | 北京交通大学 |
主分类号: | H04L27/22 | 分类号: | H04L27/22;H04L27/18 |
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地址: | 100044北*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 解调 fsk 信号 方法 及其 功耗 数字电路 | ||
技术领域
本发明涉及一种解调频移键控(Frequency Shift Keying,以下简称FSK)信号的方法及其低功耗数字电路,属于无线通信技术领域。
背景技术
随着射频互补金属氧化物(RF CMOS)设计技术的发展,许多片上系统(system-on-chip,简称SOC)芯片都集成了射频收发模块。近年来,短距离、低功耗、低成本的无线通信产品得到了越来越广泛的应用。其中,降低功耗成为无线收发器设计的关键和难点。由于采用FSK制式的无线收发器不仅可以采用效率较高的非线性功率放大器,而且在接收机中不需要设计复杂的模数转换器,这些特点使FSK收发器在功耗和面积方面具有很大的优势。除了上述的特点,在FSK接收机中,解调器还可以采用全数字电路实现,以使电路的功耗和面积得到进一步的降低。
FSK是数字通信中较常用的一种调制解调方式。目前,已经广泛应用于低数据率、低功耗、低成本的无线通信领域,如蓝牙通信系统、医学植入微电子器件,以及手机、PDA、3G无线终端等便携式应用的消费电子产品中。而作为这些产品接收设备中不可缺少的解调模块,通常是决定设备性能的关键部分。随着这类短距离、低功耗无线产品的快速发展和广泛应用,在保证使用性能的前提下,对低功耗、高集成度的要求越来越高,因此有必要对低功耗、高集成度的FSK解调器结构和电路进行研究。
通常,数字集成电路设计实现的FSK解调器与模拟实现电路相比,在稳定性、低功耗、高集成度、电路结构简单性等各方面等都更有优势。然而,典型的数字FSK解调器都是基于模拟解调器的结构和思想,只是用相应的数字模块代替了模拟模块,因此,在系统结构上并没有太大的简化,因此从系统级上并没有大幅度降低功耗和提高集成度。
另外,由于无线接收机都会由于各种因素的影响,包括温度、工艺、电源电压变化引起本地振荡频率产生漂移,多普勒效应引起接收的射频频率产生漂移等,从而使中频产生漂移。因此,接收机中的解调器在工作时,必须具有频率漂移消除功能,如果解调器本身不能消除频率漂移的影响,就必须设计专门的电路模块来消除频漂,以保证解调器的解调性能。这显然不利于降低功耗、提高集成度。
发明内容
本发明的目的是针对以上现有技术存在的问题和应用需求,提出一种用于短距离移动通信的低功耗数字FSK解调方法,并提出一种实现电路。该方法基于滑动窗结构,通过计数中频FSK信号脉冲,并将相隔一定时间的滑动窗中的计数值相减,形成上升、下降的波形,从而判断出二进制数字信息。该方法采用数字电路实现,结构简单,功耗低。该解调方法还具有自动抑制频率漂移功能,无需设计专门的电路来消除频率漂移,因此也可以进一步降低功耗减小面积。
本发明采取的技术方案是:
一种解调FSK信号的方法包括以下步骤:
步骤1,首先假设有一个固定大小的滑动窗,在代表“0”和“1”信息的中频波上滑动;
步骤2,滑动窗内所包含的脉冲个数作为输出,得到由上升、下降和水平三种直线组成的波形;
步骤3,对上述步骤2的波形进行判断:当滑动窗输出下降的波形时,传输频率f0,代表了数字比特“0”;当滑动窗输出上升的波形时,传输频率f1,代表了数字比特“1”;如果滑动窗输出波形水平,则表示输出与前面的结果相同。
本发明提出的基于滑动窗的解调FSK信号的方法,其解调是基于对滑动窗输出的斜率进行判断,是对滑动窗输出的两个不同时间点的值相比较以判决输出的,近似于离散微分原理。因为相对于窗的长度,瞬时中频可以看作恒定值,它对于要作比较的两个点的计数值的影响近似是一样的。频率偏大或偏小,瞬时相减的两个点的值都会随之偏大或偏小,而且两个点增加或减小的幅度在瞬时可以看作是一样的,结果两点之间的差值始终没有改变,因此信号的“直流”分量,即频率的漂移量不会影响比特判决的性能。因此本方法的解调过程本身就能够自动消除频率漂移的影响。
本发明提出的基于滑动窗的解调FSK信号的方法的实现电路包括滑动窗实现电路和比特判决实现电路。其中的滑动窗实现电路由计数器、延迟单元和减法器组成。中频FSK信号经计数器进行不断地计数,计数器的输出值经过一个延迟单元后送到一个减法器,减法器将延迟后的计数器值和当前的计数器值相减,即可得出滑动窗输出的上升、下降和水平的波形。延迟单元用一系列D触发器构成,整个延迟单元的延迟时间常数由触发器个数乘以时钟周期决定。
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