[发明专利]利用硬件描述语言编写的模块进行集成的方法及装置

说明书

技术领域

本发明属于数字信号处理系统领域，特别涉及一种利用硬件描述语言编写的模块进行集成的方法及装置。

背景技术

硬件描述语言以程序代码的形式来描述数字系统硬件结构，例如VerilogHDL和VHDL就是两种硬件描述语言，用于数字系统设计。Verilog HDL描述的电路设计就是该电路的Verilog HDL模型，也称为模块。Verilog HDL是一种结构描述的语言，描述元器件或较大部件互连的模块都可以用Verilog语言来建立电路模型。

硬件描述语言在工业界大量采用。在芯片设计阶段，首先定义各个模块的端口属性，以Verilog语言为例：

module block(a，b，c，d)；

   input[3:0]a，

   input[3:0]b，

   output c，

   output d，

   wire[3:0]w；

   assign c＝a|b；

   assign d＝a&b；

Endmodule

由例子可以看出，verilog结构位于在module和endmodule声明语句之间，每个verilog程序包括：端口信息，端口名称分别为a，b，c，d，a，b为输入，c，d为输出，a，b位宽为4，c，d位宽为全部，内部信号说明wire[3:0]wire表示其中的一根连线和功能定义，如assign c＝a|b；assign d＝a&b。

当各个模块的端口定义结束以后，就需要人工将各个模块接口连接在一起即以程序代码的形式将各个模块接口连接在一起，生成顶层模块连线，工作效率低。目前业界还没有较好的解决方法。

发明内容

为了解决现有技术中，各个模块的端口定义结束以后，需要人工将各个模块接口连接在一起，生成顶层模块连线，工作效率低的问题，本发明实施例提供了一种利用硬件描述语言编写的模块进行集成的方法包括：

读入预定义描述模块的各端口之间连接关系的文本文件，并利用脚本将文本文件转换成描述各端口之间连接关系的数据结构；

将描述各端口之间连接关系的数据结构转变为顶层模块连线。

同时本发明实施例还提供利用硬件描述语言编写的模块进行集成的装置，包括：

文本转换模块：用于读入预定义描述模块的各端口之间连接关系的文本文件，并利用脚本将文本文件转换成描述各端口之间连接关系的数据结构；

结构转换模块：用于将描述各端口之间连接关系的数据结构转变为顶层模块连线。

由上述本发明提供的具体实施方案可以看出，正是由于读入预定义描述模块的各端口之间连接关系的文本文件，并利用脚本将文本文件转换成具有各端口之间连接关系的数据结构；将具有各端口之间连接关系的数据结构转变为具有具体工艺的电路布线结构，因此工作效率得到了提高。

附图说明

图1为本发明提供的第一实施例方法流程图；

图2为本发明提供的第一实施例模块之间的端口相互连接示意图；

图3为本发明提供的第二实施例装置结构图。

具体实施方式

本发明提供的第一实施例是一种利用硬件描述语言编写的模块进行集成的方法，方法流程如图1所示，包括：

步骤101：利用脚本，为了表述方便以下简称port.tcl，分析顶层模块的子模块的端口信息，即利用port.tcl依次遍历预先定义有用于各端口连接时使用的端口信息的硬件描述语言verilog文件，提取所有端口名称，输入输出方向，位宽信息，并生成一个包括上述3个信息的数据结构，如线性表1，第一维为模块名，第二维为端口序列号，内容为上述3个信息组成的端口信息列表，如：portInfo列表M10、portInfo列表M11、portInfo列表M1n-1、portInfo列表M20、portInfo列表M21、portInfo列表M2n-1。

表1