[发明专利]基于矩阵分块的高速LDPC译码器实现方法

权利要求书

1.一种基于矩阵分块的高速LDPC译码器实现方法，包括以下步骤：

第一步构造具有分块校验矩阵的LDPC码：

(1)根据所需构造码字的最大行重p与最大列重q确定所构造校验矩阵的分块数，为pq个分块；

(2)取p个自然数a₁，a₂......a_p，满足GCD(a_j，M)＝1且(q-1)a_j＜M，j＝1，2…p；同时还要根据消除小环的条件，对该p个数a₁，a₂......a_p进行选取，使得所构造的校验矩阵无小环；

(3)按方法b_ji＝a_ji(modM)+1，i＝1，2…M，j＝1，2…p得到{1，2，....，M}的p个重新排列，式中M为校验矩阵的行数；然后构造矩阵H_：，j，j＝1，2…p，方法为：H_：，j第一列中非0元素所在的行号为b_j1，b_j2......b_jq，第二列中非0元素所在的行号为b_j(q+1)，b_j(q+2)......b_j(2q)，依此类推，再将p个H_：，j合并起来，即得到校验矩阵H；

(4)对第(3)步所构造的校验矩阵的行进行重排，使重排后的校验矩阵具有分块的结构，重排规则为：将H_：，1第j列中非0元素所在的行b_1[(j-1)q+i]＝[(j-1)q+i]a₁(modM)+1移至第j+(i-1)M/q行，i＝1，2…q，j＝1，2…，(M/q)；

(5)对于规则LDPC码，到第(4)步后具有分块结构的校验矩阵即已构造完成；对于非规则LDPC码，只需再按照度分布规则将对应分块中的1变成0即可；

第二步在LDPC码的校验矩阵具有分块结构的情况下，对其实现高速并行译码：

(1)根据所要求的并行度及校验矩阵的分块数，确定需要的存储单元的数目：设每个分块矩阵分存在n个存储单元中，则需要npq个存储L(q_ij)和npq个存储L(r_ji)的存储单元；

(2)利用公式L(q_ij)＝-r_i初始化L(q_ij)，初始化在npq个存储单元中同时并行进行；

(3)利用式(6)

进行校验节点迭代，其中 设存储器用的是双口RAM，则有2nq个CNU单元同时并行工作；

(4)利用式(7)和式(8)

L(q_ij)＝L(q_i)-L(r_ji)         (8)

进行变量节点迭代，设存储器用的是双口RAM，则有2np个VNU单元同时工作；

(5)利用式(9)

进行判决，得到最终的译码结果；其中，L(q_ij)为变量节点到校验节点的迭代信息，L(r_ji)为校验节点到变量节点的迭代信息，L(q_ij)初始化为信道输入对数似然比L(c_i)，N(j)表示与校验节点j相连的变量节点的集合，η为修正因子，CNU为校验节点迭代运算，VNU为变量节点迭代运算，r_i是译码器的输入数据，α_i′j是L(q_ij)的符号值，β_i′j是L(q_ij)的绝对值。

2.根据权利要求1所述的译码器实现方法，其特征在于：第一步步骤(2)中所述消除小环的条件为：

所构造的校验矩阵中无4环的条件为：

所构造的校验矩阵中无6环的条件为：

其中d_ji＝ka_ji或(M-ka_ji)，k＝1，2…(q-1)，j＝1，2…p；

根据8环以及更大环的结构图，得到消去这些环的条件。