[发明专利]平面双扩散金属氧化物半导体器件及其制作方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种平面双扩散金属氧化物半导体器件的制作技术。

背景技术

双扩散晶体管(Double diffused MOS，DMOS)是一种金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)，利用扩散来形成其晶体管区域。双扩散晶体管通常被用以作为用于高电压的功率集成电路中的功率晶体管，在低顺向压降的要求下，提供较高的每单位面积电流。

双扩散晶体管的一种类型是Planar DMOS(Planar Double-diffused MetalOxide Semiconductor，平面双扩散金属氧化物半导体)，如图1所示，在PlanarDMOS工艺中，Rdson＝Rch+Ra+Rjfet+Repi+Rsub+Rc。其中，Rdson为导通电阻(static drain-source on-resistance)，Rch为沟道电阻(channel resistance)，Ra为表面积累层电阻(accumulate resistance)，Rjfet为结型场效应晶体管导通电阻(JFET resistance)，Repi为外延层电阻(epitaxial layer resistance)，Rsub为衬底电阻(substrate resistance)，Rc为接触电阻(contact resistance)。Rdson越小，Planar DMOS的性能越好。

现有制作Planar DMOS的工艺是直接在晶圆的外延层上制作Planar DMOS器件，使用这种制作方法制作Planar DMOS器件，使得管芯在导通的时候损耗层(depletion layer)宽度(width1)比较大，电流的通道“颈”(width2)比较窄，从而使得“颈”部电阻率比较高，所以Rjfet比较大，进而导致Planar DMOS器件的Rdson较大，影响Planar DMOS器件的性能。

发明内容

本发明实施例提出一种平面双扩散金属氧化物半导体器件及其制作方法，用以减小Planar DMOS器件的Rjfet，提高Planar DMOS器件的性能。

本发明实施例提出一种平面双扩散金属氧化物半导体器件的制作方法，包括：

向晶圆外延层的表层注入第一掺杂原子，使外延层表层的掺杂浓度高于外延层其它部分的掺杂浓度；

将第一掺杂原子驱入晶圆外延层；

利用所述晶圆制作平面双扩散金属氧化物半导体器件，具体包括：

制作晶圆的正面，并进行晶圆正面的贴膜保护、晶圆背面的减薄、晶圆背面的硅腐蚀；在硅腐蚀晶圆背面之后向所述晶圆背面注入与所述晶圆中已有的第二掺杂原子不相同的第三掺杂原子；去掉晶圆正面的贴膜、激活所述第三掺杂原子，并对所述晶圆进行清洗处理；在晶圆背面蒸发金属。

本发明实施例提出一种平面双扩散金属氧化物半导体器件，所述半导体器件的晶圆外延层表层的掺杂浓度高于外延层其它部分的掺杂浓度；所述晶圆的经过硅腐蚀的晶圆背面的表层内包括与所述晶圆中已有的第二掺杂原子不相同的激活的第三掺杂原子。

本发明技术方案在制作Planar DMOS器件之前，在晶圆外延层的表层注入掺杂原子，使外延层表层的掺杂浓度高于外延层其它部分的掺杂浓度，并将掺杂原子驱入外延层，使得减小了晶圆外延层一定深度的电阻率，使损耗层宽度减小，电流的通道变宽，降低了Planar DMOS器件的Rjfet，从而降低了Rdson，提高了Planar DMOS器件的性能。

附图说明

图1为现有平面双扩散金属氧化物半导体器件的示意图；

图2为本发明实施例中Planar DMOS器件制作方法的流程图；

图3为本发明实施例中向晶圆外延层的表层注入掺杂原子的方法示意图；

图4为利用本发明实施例方法制作的Planar DMOS器件的示意图；

图5为本发明实施例中将第一掺杂原子驱入晶圆外延层的方法示意图；

图6为利用处理后的晶圆制作Planar DMOS器件的方法流程图；

图7为本发明实施例中硅腐蚀晶圆背面后，向晶圆背面表层注入第三掺杂原子的方法示意图；

图8为本发明实施例中去掉晶圆正面的贴膜并清洗晶圆后，激活向晶圆背面表层注入的第三掺杂原子的方法示意图。

具体实施方式