[发明专利]一种基于CTGAL的Booth编码器及绝热补码乘累加器

权利要求书

1.一种基于钟控传输门绝热逻辑CTGAL的Booth编码器，其特征在于包括一个选择信号发生电路和至少两个并联连接在所述的选择信号发生电路上的CTGAL三选一选择器，所述的选择信号发生电路包括相互并联的第一路信号发生电路、第二路信号发生电路和第三路信号发生电路，所述的第一路信号发生电路包括两个CTGAL与门和一个CTGAL或门，两个CTGAL与门的输出端分别与CTGAL或门的两个输入端连接，CTGAL或门输出第一个选择信号，所述的第二路信号发生电路包括两个CTGAL基本电路和一个CTGAL异或门，两个CTGAL基本电路的输出端分别与CTGAL异或门的两个输入端连接，CTGAL异或门输出第二个选择信号，所述的第三路信号发生电路包括两个CTGAL与门和一个CTGAL或门，两个CTGAL与门的输出端分别与CTGAL或门的两个输入端连接，CTGAL或门输出第三个选择信号，所述的CTGAL三选一选择器的一个输入端上连接有CTGAL异或门，下一级的所述的CTGAL异或门的输出端同时与上一级的所述的CTGAL三选一选择器的另一个输入端连接，所述的CTGAL三选一选择器的所有未使用的输入端接0电平。

2.一种基于钟控传输门绝热逻辑CTGAL的绝热补码乘累加器，主要由乘法电路和累加电路构成，所述的乘法电路包括部分积产生电路和部分积求和电路，所述的累加电路为带有反馈输入的加法器，其特征在于所述的部分积产生电路为基于CTGAL的Booth编码器，所述的Booth编码器包括一个选择信号发生电路和至少两个并联连接在所述的选择信号发生电路上的CTGAL三选一选择器，所述的选择信号发生电路包括相互并联的第一路信号发生电路、第二路信号发生电路和第三路信号发生电路，所述的第一路信号发生电路包括两个CTGAL与门和一个CTGAL或门，两个CTGAL与门的输出端分别与CTGAL或门的两个输入端连接，CTGAL或门输出第一个选择信号，所述的第二路信号发生电路包括两个CTGAL基本电路和一个CTGAL异或门，两个CTGAL基本电路的输出端分别与CTGAL异或门的两个输入端连接，CTGAL异或门输出第二个选择信号，所述的第三路信号发生电路包括两个CTGAL与门和一个CTGAL或门，两个CTGAL与门的输出端分别与CTGAL或门的两个输入端连接，CTGAL或门输出第三个选择信号，所述的CTGAL三选一选择器的一个输入端上连接有CTGAL异或门的输出端，下一级的CTGAL异或门的输出端同时与上一级的所述的CTGAL三选一选择器的另一个输入端连接，所述的CTGAL三选一选择器的所有未使用的输入端接0电平，所述的部分积求和电路包括多个按照Wallace树结构连接的4-2压缩器，所述的4-2压缩器包括三级信号处理电路，第一级信号处理电路由两个CTGAL或门电路、两个CTGAL与门电路和两个CTGAL异或门电路组成，第二级信号处理电路由一个CTGAL与门电路、一个CTGAL或门电路和一个CTGAL异或门电路组成，第三级信号处理电路由一个CTGAL异或门电路和一个CTGAL二选一选择器组成，所述的第一级信号处理电路的两个CTGAL或门电路的输出端与所述的第二级信号处理电路的CTGAL与门电路的两个输入端连接，并由所述的第二级信号处理电路的CTGAL与门电路的输出端输出本位的Cout信号，所述的第一级信号处理电路的两个CTGAL与门电路的输出端与所述的第二级信号处理电路的CTGAL或门电路的两个输入端连接，所述的第二级信号处理电路的CTGAL或门电路的输出端与所述的第三级信号处理电路的CTGAL二选一选择器0位输入端连接，所述的第一级信号处理电路的两个CTGAL异或门电路的输出端与所述的第二级信号处理电路的CTGAL异或门电路的两个输入端连接，所述的第二级信号处理电路的CTGAL异或门电路的输出端与所述的第三级信号处理电路的CTGAL异或门电路的一个输入端连接，该输出端同时与所述的第三级信号处理电路的CTGAL二选一选择器的选通信号输入端连接，所述的第三级信号处理电路的CTGAL异或门电路的另一个输入端与所述的第三级信号处理电路的CTGAL二选一选择器1位输入端并接于Cin信号输入端，所述的第三级信号处理电路的CTGAL异或门电路输出S信号，所述的第三级信号处理电路的CTGAL二选一选择器输出C信号，本位4-2压缩器的Cout信号输出端与相邻位4-2压缩器的Cin信号输入端连接。

3.如权利要求2所述的基于钟控传输门绝热逻辑CTGAL的绝热补码乘累加器，其特征在于所述的累加电路包括并行前缀加法器、累加器和缓冲器，所述的并行前缀加法器的输入端与所述的部分积求和电路连接，所述的并行前缀加法器的输出端与所述的累加器的输入端连接，所述的累加器的输出端输出累加结果并与所述的缓冲器的输入端连接，所述的缓冲器的输出端与所述的累加器的输入端连接。