[发明专利]在半导体器件中形成硬掩模图案的方法

说明书

相关申请

本申请要求2007年11月29日提交的韩国专利申请No.10-2007-0122648的优先权，通过引用将其全部内容并入本发明。

技术领域

本发明涉及半导体器件中的硬掩模图案及其形成方法，更具体地，涉及用于限定布置为矩阵的多个有源区的半导体器件中的硬掩模图案及其形成方法。

背景技术

在半导体衬底上，形成通过金属线电连接的多个半导体元件如晶体管。半导体衬底的金属线和结区(例如，晶体管的源极或漏极)通过接触塞彼此电连接。

在动态随机存取存储器(DRAM)器件中，在半导体衬底上形成晶体管，并且形成存储结点接触塞。形成接触塞之前，形成中间绝缘层，然后在中间绝缘层中形成接触孔。根据晶体管和电容器的布置可将DRAM器件区分为各种器件。在4F2DRAM器件中，在单元区中有源区布置为矩阵。具体地，形成具有四边形形状(更具体地是正方形形状)的有源区。随着器件集成的提高，4F2DRAM器件中有源区的尺寸或有源区之间的距离小于曝光设备的分辨率极限。因此，当实施形成用于限定有源区的光刻胶图案的工艺时，用于光刻胶层的曝光工艺进行两次。由于上述限制，增加了生产成本并且难以减小分辨率指数(k1)至低于0.20。

发明内容

在本发明中公开的形成半导体器件硬掩模图案的方法中，仅仅实施用于在平面上形成具有行方向线形和列方向线形的图案的工艺，以形成用于限定密集配置的有源区的硬掩模图案。形成具有小于曝光设备分辨率的间距的硬掩模图案。

本发明的实施方案公开了一种在半导体器件中形成硬掩模图案的方法。该方法包括在半导体衬底上形成硬掩模层。在所述硬掩模层上形成第一蚀刻掩模图案。形成第二蚀刻掩模图案并且该第二蚀刻掩模图案包括第一图案和第二图案。第一图案与第一蚀刻掩模图案交叉并且每一个第二蚀刻掩模图案布置在第一蚀刻掩模图案之间。形成第三蚀刻掩模图案并且每一个第三蚀刻掩模图案布置在第一图案之间。实施第一蚀刻工艺使得第一蚀刻掩模图案保留在其中第一图案与第一蚀刻掩模图案交叉的区域上，并且第二图案保留在其中第一图案与第二图案交叉的区域上。通过利用保留的第一蚀刻掩模图案和第二图案作为蚀刻掩模的第二蚀刻工艺，图案化硬掩模层以形成硬掩模图案。

在上述方法中，优选第一、第二和第三蚀刻掩模图案由相同的材料形成。例如，第一、第二和第三蚀刻掩模图案可以由包含硅(Si)的底部抗反射涂层(BARC)形成。在不同的层上分别形成第一、第二和第三蚀刻掩模图案，并且也在不同的层上形成第二蚀刻掩模图案的第一图案和第二图案。

形成第二蚀刻掩模图案的步骤包括：形成具有足够厚度以保持通过第一蚀刻掩模图案形成的台阶部分的第一辅助层。在第一辅助层上形成蚀刻掩模层，以填充通过台阶部分形成的第一辅助图案之间的间隔。实施图案化工艺，使得蚀刻掩模层保留在第一辅助层之间的间隔中并且沿着与第一硬掩模图案交叉的方向保留在第一辅助层上，以形成第一和第二图案。第一辅助层由碳聚合物形成。在蚀刻掩模层上可进一步形成抗反射层。第一蚀刻掩模图案和第二图案之间的距离由第一辅助层的厚度确定。

形成第三蚀刻掩模图案的步骤包括：形成具有足够厚度以保持通过第二蚀刻掩模图案形成的台阶部分的第二辅助层。在第二辅助层上形成蚀刻掩模层以填充通过台阶部分形成的第二辅助图案之间的间隔。实施图案化工艺，使得蚀刻掩模层保留在第二辅助层之间的间隔中以形成第三硬掩模图案。第二辅助层可由碳聚合物形成。第一图案和第三硬掩模图案之间的距离由第二辅助层的厚度确定。

其上保留有硬掩模图案的区域可定义为有源区。在这种情况下，在位于有源区中奇数或偶数的列或行的有源区上形成彼此平行的第一蚀刻掩模图案。

第一蚀刻掩模图案的间距为有源区之间的间距的约两倍，第一图案的间距为有源区之间的间距的约两倍，第二图案的间距为有源区之间的间距的约两倍，第三硬掩模图案的间距为有源区之间的间距的约两倍。第一、第二和第三蚀刻掩模图案可以以原位的方式在同一室中形成。

通过第一蚀刻工艺除去第三蚀刻掩模图案和第一图案。

附图说明

通过参考结合附图所进行的以下详述，本发明的上述及其他特征和优点将变得更加显而易见，其中：

图1A至图1L是用于说明根据本发明一个实施方案的一种在半导体器件中形成硬掩模图案的方法的视图。

具体实施方式

以下，将参考附图对本发明的实施方案进行详细地说明。