[发明专利]用于增强处理单元中的独立加载的执行的方法和系统

说明书

技术领域

本申请一般涉及改进的数据处理系统和方法。更具体地，本申请贯注于对于同时的(simultaneous)多线程微处理器、在单线程模式下增强的负载前瞻(load lookahead)预提取。

背景技术

存在计算机用户对最大化性能的持续需求、以及对计算机产业增加微处理器的计算能力和效率的相对应的压力。这在服务器计算机领域尤其明显，其中所有商务依赖于他们的计算机架构执行和监视影响收益、利润等的日常活动。增加的微处理器性能在为计算机制造商提供用来从竞争中区分它们自己的机制的同时，将为计算机用户提供附加的资源。

在这几年中，体现技术发展水平的微处理器已经从相当直接的系统演进到在单个硅衬底上具有数百万晶体管的极端复杂的集成电路。对微处理器做出的许多改进之一是微处理器每周期执行多于一个指令的能力。这种类型的微处理器典型地被称作为“超大规模”。进一步的性能改进是微处理器“无序”执行指令的能力。该无序操作允许指令没有依赖性，从而绕过正在等待要被解决的某个依赖性的其它指令。微处理器的 Power^TM和 系列是提供指令的无序处理的超大规模系统的示例。微处理器可以支持无序执行支持的变化级别，意味着用来无序标识和执行指令的能力可以被限制。

限制无序执行支持的一个主要动机是标识哪些指令能够早期执行，并且跟踪和存储无序结果所需要的大量的复杂度。在无序执行的指令依照顺序执行模式被确定为不正确时，额外的复杂性出现了，要求在较旧的指令引起异常时它们的执行不影响处理器的组织状态。随着处理器速度继续增加，消除与无序执行相关联的一些复杂性变得更有吸引力。这将从通常被用来跟踪无序指令的芯片消除逻辑和逻辑的对应芯片区域或“不动产(real estate)”，从而允许额外的“不动产”变得为其它的处理功能可用。

正如本领域所知，存在当由微处理器执行指令时发生的某些状况，在指 令执行被限制或停顿直到该状况被解决的情形中，这些状况将引起停转(stall)发生。一个示例是高速缓冲存储器丢失，当指令要求的数据对一级(L1)高速缓冲存储器不可用、并且微处理器被强迫等待直到该数据能够从较慢的高速缓冲存储器或主存储器检索到时，该高速缓冲存储器丢失发生。从主存储器获得数据是相对慢的操作，并且当无序执行由于前述复杂性被限制时，后续指令不能够被充分执行，直到有效数据从存储器接收到。

更具体地讲，花长时间执行的较旧的指令可以创建停转，这可以防止任何较新的或后续的指令执行，直到耗时的指令完成。例如，在要求存取不在L1高速缓冲存储器(高速缓冲存储器丢失)中的数据的加载指令的情形中，在数据从较慢的高速缓冲存储器或主存储器提取的同时，延长的停转可能发生。没有支持所有无序执行情景的便利性，改变指令排序使得在检索丢失的数据的同时可以执行通过指令流的前向进行也许是不可能的。

发明内容

说明性实施例提供了实现预提取机制，用来为更多的指令提供更深到达指令高速缓冲存储器。在一个实施例中，所述的预提取辅助机制利用在单线程模式发生的通常未使用的指令缓冲器，以增加可以对单线程提取的指令的能力和增加可以预提取的加载指令的数量。在本实施例中，该预提取机制使用两个指令缓冲器，以在单个线程模式下以负载前瞻(LLA)模式发送指令到执行单元。

在另一个实施例中，预提取机制在单线程模式下使用两个线程的指令缓冲器以增加可以被提取的指令的能力。使用两个指令缓冲器显著地增加指令提取带宽和性能，而没有增加更多的硅。此外，来自两个线程的被组织的资源还一起工作以增加结果容量。

在说明性实施例中描述的所述预提取机制通过增加单线程性能而不添加相当数量的硅，相对于已知的系统提供了改进。通过增加单线程性能而不添加相当数量的硅，电力被节省并且处理器的频率被改进。例如，为了加倍指令缓冲器的深度，多达两倍的硅可以被要求，更多的电力可以被消耗并且读取指令可以花费更长时间来执行。

说明性实施例提供了用于增强处理单元中的独立加载的执行。说明性实施例检测是否已经遇到与加载指令相关联的长延迟丢失。说明性实施例响应于遇到长延迟丢失，在处理单元中进入负载前瞻模式。说明性实施例响应于进入负载前瞻模式，用相关联的矢量从第一缓冲器分派来自第一组指令的每个指令。相关联的矢量在第一矢量阵列中的一组矢量中。说明性实施例确定来自第一缓冲器的第一组指令是否已经完成执行。说明性实施例响应于来自第一缓冲器的第一组指令的完成执行，将来自第一矢量阵列的一组矢量复制到第二矢量阵列。然后，说明性实施例用来自第二矢量阵列的相关联的矢量从第二缓冲器分派第二组指令。