[发明专利]制造半导体装置的方法

说明书

相关申请的交叉引用

依照35 U.S.C.§119，本申请要求韩国专利申请第 10-2007-0062635号(于2007年6月26日提交)的优先权，将其 全部内容结合于此作为参考。

技术领域

本发明涉及半导体装置(半导体器件)，并且更具体地，涉及 一种制造半导体装置的方法。

背景技术

随着互补金属氧化物半导体场效应晶体管(CMOSFETC)装置 的栅极长度变得短于90nm，用于增强这样的装置的性能和降低能 耗的技术已进行研究。然而，由于技术开发困难和相当大的技术开 发费用等，许多半导体制造商依赖于先进(高级)公司的技术。

发明内容

实施方式涉及一种制造半导体装置的方法，该方法可利用简化 工艺而增强装置性能。

实施方式涉及一种制造半导体装置的方法，该方法可以包括以 下步骤中的至少一个：在半导体衬底中形成阱(电位阱，well)；然 后在该半导体衬底上和/或上方形成栅氧化层；然后在该栅氧化层上 和/或上方形成栅极；然后在该栅极下形成袋(气阱或袋域，pocket)； 然后对半导体衬底实施第一次尖峰退火(突发式回火，spike anneal)；然后对半导体衬底实施深源极/漏极注入工艺(deep source/drain implant process)；然后对半导体衬底实施第二次尖峰退 火。

实施方式涉及一种方法，该方法可以包括以下步骤中的至少一 个：在半导体衬底中形成阱；然后在该半导体衬底上形成栅结构； 然后在该栅结构下形成袋；然后在半导体衬底上实施第一次尖峰退 火；然后通过依次将第一多个磷离子、多个砷离子和第二多个磷离 子注入到半导体衬底的NMOS区中以及依次将第一多个硼离子和 第二多个硼离子注入到半导体衬底的PMOS区中，而在半导体衬底 上实施深源极/漏极注入工艺；然后在半导体衬底上实施第二次尖峰 退火。

实施方式涉及一种方法，该方法可以包括以下步骤中的至少一 个：在半导体衬底中形成阱；然后在半导体衬底上形成栅结构；然 后通过将第一类型掺杂剂的离子注入半导体衬底的NMOS区中而 实施栅预掺杂(gate pre-doping)；然后在栅结构下形成袋；然后在 半导体衬底上实施第一次尖峰退火；然后通过依次将第一类型掺杂 剂的离子、第二类型掺杂剂的第二离子和第一类型掺杂剂的离子注 入到该NMOS区中以及依次将第三类型掺杂剂的离子和第三类型 掺杂剂的离子注入到半导体衬底的PMOS区中而在半导体衬底上 实施深源极/漏极注入工艺；然后在半导体衬底上实施第二次尖峰退 火。

附图说明

示例性图1和图2示出了依照实施方式，在对NMOS和PMOS 施加等离子体氮化中的一种装置的I_on-I_off特性。

示例性图3和图4示出了依照实施方式，对NMOS和PMOS 中的I_on-I_off特性的实际组(actual lot)的模拟结果和检测结果之间 的比较。

示例性图5和图6示出了依照实施方式，基于栅多晶硅厚度 (gate poly thickness)的NMOS和PMOS的I_on-I_off特性。

示例性图7示出了依照实施方式，基于栅多晶硅厚度的长沟道 装置的阈值电压分布

示例性图8和图9示出了依照实施方式，基于等离子体工艺 DON中的氮含量的NMOS和PMOS的I_on-I_off特性。

示例性图10示出了依照实施方式，基于在袋注入工艺(袋域 植入工艺，pocket implant process)中的注入剂量的一种装置的I_on-I_off特性。

示例性图11表示依照实施方式，基于在袋注入工艺中的注入 剂量的一种装置的V_t减低(roll-off)特性。

示例性图12和图13示出了依照实施方式，基于在对于NMOS 和PMOS的深S/D注入工艺中的深S/D注入剂量和深S/D注入能量 (掺杂能量，implant energy)的一种装置的I_on-I_off特性。