[发明专利]将自组装纳米结构图案化及形成多孔电介质的方法

说明书

技术领域

本发明主要涉及集成电路(IC)芯片制造，且更具体而言，涉及将用于形成多孔电介质的自组装纳米结构图案化的方法及形成该多孔电介质的方法。

背景技术

在集成电路(IC)芯片制造工业中，后段工艺(BEOL)互连已是改进的目标以使电路延迟最小化。一种减少电路延迟的方法是从常规的二氧化硅(SiO₂)电介质(介电常数(k)约为3.9)转变为致密低-k材料(k＜3.0)，例如氢化碳氧化硅(SiCOH)。对于进一步的性能改进，需要减少更多的寄生电容(例如，k＜2.5)以用于高速电路。

降低寄生电容可用新的多孔低-k电介质，例如自组装纳米结构实现。然而，与较致密的电介质相比，大多数多孔材料具有相对弱的机械性能。用其它方法进行多孔低-k电介质的集成也提出了挑战。例如，常规的化学机械抛光(CMP)通常用于使材料平坦化。然而，CMP相对于抛光多孔低-k电介质存在许多困难。在另一例子中，常规的扩散阻挡层的物理气相沉积(PVD)不能充分地填满孔并覆盖多孔电介质的表面。

一种解决以上问题的方法是以物理方式将自组装纳米结构从层间介电(ILD)层移除。如图1-3中所示，通常，将由聚苯乙烯(PS)和聚(甲基丙烯酸甲酯)(PMMA)组成的共聚物混合物10涂覆到表面12上，例如在硬掩模14上，硬掩模14在硅基板18上的介电下层16(例如，旋涂(spin-on)有机聚合物)上。如图2中所示，退火引起该嵌段组分的微相分离，导致PS嵌段聚合物20重排以形成散布有PMMA柱22的矩形图案。然后通过湿法或干法蚀刻选择性地除去PMMA柱22，这也使硬掩模14图案化，硬掩模14随后用于形成多孔电介质24(图6-7)。如图3中所示，区域26可通过在PS20和PMMA22之上的常规的经图案化的光刻胶28进行保护而免于被移除。不幸的是，如图4-5中所示，在从PS20除去PMMA22的等离子体工艺中(图6-7)，光刻胶28沉积回到PS20之上，妨碍PMMA22的移除和/或填充孔30。图5显示图4的顶视图。因此，如图6-7中所示，硬掩模14中的图案以及由此的多孔电介质24会是不均匀的，这降低了性能改进的程度。

发明内容

公开了将自组装纳米结构图案化及形成多孔电介质的方法。一方面，该方法包括在下层(underlying layer)上提供硬掩模；用光刻胶在该硬掩模上预限定待在图案化过程中进行保护的区域；在该硬掩模及该光刻胶上形成共聚物层；由该共聚物形成自组装纳米结构；以及蚀刻以将该自组装纳米结构图案化。

本发明的第一个方面提供一种将使用共聚物形成的自组装纳米结构图案化的方法，该方法包括：在下层上提供硬掩模；用光刻胶在该硬掩模上预限定待在该图案化过程中进行保护的区域；在该硬掩模及该光刻胶上形成共聚物层；由该共聚物形成自组装纳米结构；以及蚀刻以将该自组装纳米结构图案化。

本发明的第二个方面提供一种形成多孔介电层的方法，该方法包括：在下面的介电层上提供硬掩模；用光刻胶在该硬掩模上预限定待在图案化过程中进行保护的区域；在该硬掩模及该光刻胶上形成自组装二嵌段共聚物层；由该自组装二嵌段共聚物形成自组装纳米结构；蚀刻以将该自组装纳米结构图案化并将该硬掩模图案化；除去该自组装纳米结构及该光刻胶；以及使用该硬掩模进行蚀刻以将下面的介电层图案化。该光刻胶包括经交联的材料。

本发明的第三个方面提供一种形成多孔介电层的方法，该方法包括：在下面的介电层上提供硬掩模；用光刻胶在该硬掩模上预限定待在图案化过程中进行保护的区域；在该硬掩模及该光刻胶上形成自组装二嵌段共聚物层，该光刻胶不溶于该二嵌段共聚物；退火以引起该自组装二嵌段共聚物的微相分离以形成自组装纳米结构；蚀刻以将该自组装纳米结构图案化和将该硬掩模图案化；除去该自组装纳米结构及该光刻胶；以及使用该硬掩模进行蚀刻以将下面的介电层图案化。

本发明的说明性方面意在解决本文中所描述的问题和/或其它未讨论的问题。

附图说明

结合描绘本发明的各种实施方式的附图，从以下对本发明的各方面的详细描述，本发明的这些和其它特征将更易理解，其中：

图1-7显示常规的图案化和多孔电介质形成方法。

图8-15显示根据本发明的将自组装纳米结构图案化和形成多孔电介质的方法的实施方式。

应注意，本发明的附图不是按比例的。附图仅意在描绘本发明的典型方面，并且因此不应被认为是限制本发明的范围。在附图中，各附图之间的相同的附图标记表示相同的要素。

具体实施方式