[发明专利]反向非易失性存储装置、堆叠模块及该装置的制造方法

说明书

技术领域

示例实施例涉及一种半导体装置，更具体地讲，涉及一种非易失性存储装置、堆叠模块以及该非易失性存储装置的制造方法。

背景技术

在半导体产品具有小尺寸的同时，也会要求半导体产品处理大容量的数据。因此，会期望提高用于半导体产品的非易失性存储装置的操作速度和/或集成密度。

通常，可通过在体(bulk)半导体基底上堆叠浮置栅电极和控制栅电极来形成非易失性存储装置。然而，集成技术的局限性会限制平面型非易失性存储装置的容量和速度的提高。

响应于这些局限性，已利用体半导体基底或绝缘体上硅(SOI)基底制造了三维非易失性存储装置。传统的三维非易失性存储装置可包括翅式结构(fin structure)的沟道，并可用作高性能装置。

发明内容

示例实施例提供了一种非易失性存储装置，该非易失性存储装置可通过堆叠而制得集成度更高。

示例实施例还提供了一种堆叠模块。

示例实施例还提供了该非易失性存储装置的制造方法。

根据示例实施例，一种具有反向结构的非易失性存储装置可包括:至少一个底部栅电极，形成在基底上；至少一个电荷存储层，形成在所述至少一个底部栅电极上；至少一个半导体沟道层，形成在所述至少一个电荷存储层上。

该非易失性存储装置还可包括至少一个源电极和至少一个漏电极，其中，所述至少一个源电极和所述至少一个漏电极分离地电连接到所述至少一个半导体沟道层。

该非易失性存储装置还可包括至少一个隧穿绝缘层和至少一个阻挡绝缘层，其中，所述至少一个隧穿绝缘层在所述至少一个半导体沟道层与所述至少一个电荷存储层之间，所述至少一个阻挡绝缘层在所述至少一个电荷存储层与所述至少一个底部栅电极之间。

所述至少一个电荷存储层可为浮栅型或电荷捕获型。

所述至少一个底部栅电极可包括在基底上彼此分离的多个底部栅电极，所述至少一个半导体沟道层可包括设置在所述底部栅电极上的多个半导体沟道层。该非易失性存储装置还可包括多个源电极和多个漏电极，其中，所述多个源电极和所述多个漏电极分离地电连接到所述半导体沟道层的两侧。

示例实施例还提供了一种堆叠模块，在该堆叠模块中堆叠有多个非易失性存储装置。

示例实施例还提供了一种非易失性存储装置的制造方法，该方法可包括:在基底上形成至少一个底部栅电极；在所述至少一个底部栅电极上形成至少一个电荷存储层；在所述至少一个电荷存储层上形成至少一个半导体沟道层。

在形成所述至少一个半导体沟道层之后，该方法还可包括:形成至少一个源电极和至少一个漏电极，其中，所述至少一个源电极和所述至少一个漏电极电连接到所述至少一个半导体沟道层的两侧。

在形成所述至少一个电荷存储层之前，该方法还可包括:在所述至少一个底部栅电极上形成至少一个阻挡绝缘层。此外，在形成所述至少一个半导体沟道层之前，该方法还可包括:在所述至少一个电荷存储层上形成至少一个隧穿绝缘层。

根据示例实施例的非易失性存储装置可具有反向结构，并可适用于三维结构。因此，其中堆叠有该非易失性存储装置的堆叠结构在相同的平面内可具有更高的集成密度，并可具有更大的存储容量。

例如，可利用偏置线(bias line)将根据示例实施例的非易失性存储装置作为虚拟接地装置来操作。该非易失性存储装置可具有NOR结构、利用FN隧穿进行操作的AND、NAND或NROM结构。因此，该非易失性存储装置可具有更高的编程效率和/或擦除效率。

根据示例实施例的非易失性存储装置可扩展成其中垂直地堆叠有存储单元的堆叠模块。此外，根据示例实施例的非易失性存储装置可比传统的三维非易失性存储装置采用的SOI基底更低廉。可在不采用SOI基底或结合技术的情况下制造根据示例实施例的非易失性存储装置和堆叠模块。

附图说明

通过参照附图详细描述示例实施例，示例实施例的上述和其它特征和优点将变得更加明了。附图意图描述示例实施例，并且不应该被解释为限制权利要求的预定范围。除非清楚地指出，否则附图被认为不是按比例绘制的。

图1是根据示例实施例的非易失性存储装置的示意性透视图。

图2是沿着图1的线II-II′截取的剖视图。

图3是沿着图1的线III-III′截取的剖视图。

图4是根据示例实施例的图2的非易失性存储装置的改进方案的剖视图。

图5是根据示例实施例的图1的非易失性存储装置的等效电路。

图6是根据示例实施例的非易失性存储装置的示意性透视图。