[发明专利]闪速存储器件及其制造方法

说明书

本申请基于  35 U.S.C.119要求韩国专利申请第 10-2007-0074563号(于2007年7月25日提交)的优先权，其全 部内容结合于此作为参考。

技术领域

本发明涉及一种闪速存储器件及其制造方法，更具体地，本发 明涉及一种闪速存储器件及其制造方法，其中对沟道的内壁(inner wall)实施用于形成隔离层的预注入，以将离子注入到有源区的两 个拐角(corner)中，从而可通过补偿由热处理导致的从拐角中扩 散和渗漏离子来增强操作的可靠性。

背景技术

闪速存储器件是一种非易失性存储器件，即使是在不提供电源 时它也能保持存储在存储单元(memory cell)中的信息，并且当该 闪速存储器件被安装至电路板时，能够对其进行高速电擦除。

可以将闪速存储器件配置为作为有源区的单元区(cell region) 被沟道中的隔离层140′限定为场区(field region)，并且该有源区具 有栅氧化层、浮栅(floating gate)、层间电介质(interlayer dielectirc) 以及控制栅的层状结构。

如图1A所示，一种制造闪速存储器件的方法可包括在由诸如 硅的半导体材料制成的半导体衬底100上和/或上方，顺序地叠加衬 垫氧化层(pad oxide)110，衬垫氮化层112以及衬垫TEOS氧化层 114。可以通过沉积来实施这样的层叠(lamination)。

如图1B所示，为限定有源区，可通过一种常规的光刻法在衬 垫TEOS氧化层114上和/或上方形成具有通孔120a的光刻胶120， 该光刻胶用于封闭有源区并开放场区。在这种情况下，可通过随后 的(sequential)涂覆光刻胶/光刻/显影的过程来实施光刻。

如图1C所示，使用蚀刻掩模对光刻胶120进行蚀刻，以去除 由光刻胶120的通孔120a开放的区域中的部分衬垫TEOS氧化层 114、衬垫氮化层112、衬垫氧化层110以及半导体衬底100，并且 在半导体衬底100的上侧(upper side)形成低沟道(depressed trench) 130。更详细地，通过使用光刻胶120实施的蚀刻来蚀刻衬垫氮化 层112，并且可通过使用经蚀刻的衬垫氮化层112的图案进行的蚀 刻来除去半导体衬底100的上部，由此可使用角度为15°至45°的斜 度蚀刻(slope etching)。

如图1D所示，将诸如氧化物的绝缘层140充分嵌入沟道130 中。

如图1E所示，实施化学机械抛光使得被嵌入的绝缘层140的 表面部分地(partially)平面化，直到暴露衬垫氮化层112的表面。 这样，就通过在沟道130中形成的绝缘层140完成(complete)了 浅沟道隔离层140′，并且除相应的隔离层140′之外的区域被限定为 有源区。

如图1F所示，对衬垫氮化层112和衬垫氧化层110实施湿法 去除(wet strip)，以暴露半导体衬底100的有源区的表面，由此， 可通过湿蚀刻除去衬垫氮化层112，并通过实施湿法清洗除去衬垫 氧化层110。

如图1G所示，对半导体衬垫100上暴露的有源区的表面上和 /或上方进行氧化以形成作为屏障的薄氧化层150。当实施随后的 (follow)阱注入时，屏蔽氧化层(screen oxide)150使得对半导体 衬底100的损害最小化。

如图1H所示，对半导体衬底100的有源区实施阱注入，从而 在半导体衬底100中形成离子注入层160。该注入使用硼离子(11B⁺) 来形成三阱(triple wells)。

如图1I所示，对半导体衬底100的有源区实施调节阈值电压 (V_th)的注入(threshold voltage adjusting implant)，从而将调节阈 值电压的离子注入到离子注入层160中。尽管没有示出，但可以使 用光刻胶作为掩模来实施注入。

如图1J所示，实施一种热处理(thermal process)以将注入的 离子重新结合(re-bond)至半导体衬底100内的离子注入层160中。 该热处理可以是快速热处理(RTP)。