[发明专利]图形处理器单元管线中的条件执行位

权利要求书

1.一种图形处理器单元GPU管线，其包括：

多个算术逻辑单元ALU，其可操作以用于根据指令执行算术运算，其中将所述 指令应用于多组包括像素数据的操作数，所述多组操作数中的每一组操作数与多 个像素中的相应像素和相应的条件执行位相关联；且其中与所述多组操作数中的 第一组操作数相关联的条件执行位的值确定所述ALU如何处理所述第一组操作数 中的所述像素数据；其中所述多个像素包括一像素，所述像素包括用于所述像素 的多个像素数据子组，其中与用于所述像素的一个像素数据子组相关联的第一条 件执行位和与用于所述像素的另一像素数据子组相关联的第二条件执行位具有不 同的值；

所述ALU还可操作以用于如果所述第一条件执行位设置成第一值，则对于用于 所述像素的所述一个像素数据子组进行操作，以及如果所述第二条件执行位设置 成第二值，则对于所述像素的所述另一像素数据子组不进行操作。

2.一种在图形处理器单元中的图形管线，所述管线包括：

数据获取级，用于获取用于像素包的数据，并在将像素包继续发送到下一级之 前，将所获取的数据放置到一行像素数据中的适当域中；以及

多个算术逻辑单元ALU，其耦合到所述数据获取级，用于在连续的时钟循环中， 执行第一指令识别用于所述ALU的第一操作数和用于所述ALU的第二操作数， 其中所述第一操作数与第一像素和第一条件执行位相关联，且所述第二操作数与 第二像素和第二条件执行位相关联，其中所述第一条件执行位的值确定所述ALU 是否对所述第一操作数进行操作，且其中所述第二条件执行位的值确定所述ALU 是否对所述第二操作数进行操作；

其中所述第一像素包括用于所述第一像素的多个像素数据子组，其中与用于所 述第一像素的一个像素数据子组相关联的第三条件执行位和与用于所述第一像素 的另一像素数据子组相关联的第四条件执行位具有不同的值；

所述ALU还用于如果所述第三条件执行位设置成第一值，则对于用于所述第一 像素的所述一个像素数据子组进行操作，以及如果所述第四条件执行位设置成第 二值，则对于用于所述像素的所述另一像素数据子组不进行操作。

3.根据权利要求2所述的图形管线，其中所述ALU包括多个触发器，其中所述第一 条件执行位的所述值确定所述第一操作数是否由所述ALU锁存，且其中所述第二 条件执行位的所述值确定所述第二操作数是否由所述ALU锁存。

4.根据权利要求3所述的图形管线，其中所述触发器包括选通的时钟，且所述第一 和第二条件执行位控制所述选通的时钟。

5.根据权利要求2所述的图形管线，其中所述第一条件执行位的所述值是根据按照 在时间上在所述第一指令之前的第二指令所执行的操作的结果而设置的。