[发明专利]锁相回路、压控振荡器、以及相位频率检测器

说明书

技术领域

本发明是有关于一种电子电路，特别是有关于锁相回路(Phase LockedLoop，PLL)、压控振荡器(Voltage Controlled Oscillator，VCO)、以及相位频率检测器(Phase-Frequency Detector，PFD)的电子电路。

背景技术

当器件尺寸越来越小，互补型金属氧化物半导体(Complementary MetalOxide Semiconductor，CMOS)器件可以达成更高的操作速度。因为缩小化的器件具有低功率消耗以及高电路整合的特性，并且伴随着宽频技术的改进，使得CMOS技术在实现超快速锁相回路电路上成为很有吸引力的选择。

图1是已知锁相回路电路的方块图，包括相位频率检测器10、电荷泵(charge pump)电路12、压控振荡器14、以及除频器16。相位频率检测器10耦接电荷泵电路12、再依序耦接压控振荡器14、除频器16、最后耦接回相位频率检测器10，形成一回路。

相位频率检测器10比较CK_in和反馈信号，用以判定这两个信号之间的相位和频率误差，用以对电荷泵电路12进行充电或放电。电荷泵电路12所累积电荷则产生控制电压，送到压控振荡器14，用以产生时脉信号CK_out。除频器16接收时脉信号CK_out来进行除频动作，用以产生送到相位频率检测器10的反馈信号，用以进行相位及频率检测。

PLL系统设计需要考虑许多因素，例如，PLL电路的寄生电容可能会导致压控振荡器或除频器内的信号出现频率偏移，而让PLL无法锁住。参考信号的突波也会在传统电荷泵PLL电路上造成问题，其中在相位检测器中进行脉波宽度的比较处理，导致在邻近传输沟道上出现干扰的问题。在传统电荷泵PLL电路中，参考时脉穿透(clock feedthrough)效应会造成问题，过去已有许多方法用来降低参考信号的突波，例如，利用电荷转换技术将短暂的信号突波(surge)打散在既定时间区间上、使用电流模式逻辑(current-mode logic，CML)的模拟相位检测器来减低信号摆动、利用互补型的电荷泵设计来平衡器件不匹配的问题、以及利用分散式相位检测器来避免控制电压的突发性变化。但是这些方法都无法完全消除突波，所以并没有办法完全地消除控制信号的涟波现象。

因此，需要一种锁相回路、压控振荡器、以及相位频率检测器，可以提供高速以及低噪声的时脉信号。

发明内容

有鉴于此，本发明提供一种锁相回路，包括一相位频率检测器、一回路滤波器、一压控振荡器、以及一三阶段除频器。相位频率检测器接收一参考信号以及一反馈信号，用以判定相位以及频率误差。回路滤波器耦接所述相位频率检测器，对于所述相位以及频率误差进行滤波，产生控制电压。压控振荡器耦接所述回路滤波器，根据所述控制电压产生一压控振荡(VCO)输出信号。三阶段除频器耦接所述压控振荡器，对于所述压控振荡输出信号进行三次除频，用以产生所述反馈信号。

本发明另提供一种压控振荡器，包括一传输线对以及一交连耦合晶体管对。传输线对具有一长度，其一端短路并且另一端开路，在所述开路端对一压控振荡输出信号提供一初始压控振荡波长。交连耦合晶体管对耦接到所述传输线对中距离短路端三分之一长度的位置。所述传输线对的长度是所述初始压控振荡波长的四分之三。