[发明专利]一种具应力区的金属氧化半导体结构

说明书

技术领域

本发明是关于一种金属氧化半导体(metal-oxide-semiconductor，MOS)结构，还特别的是关于一种具应力区的金属氧化半导体结构。

背景技术

随着科技的进步，闪存的工艺技术也跨入纳米时代，为了加速组件的操作速率，增加组件的积集度，和降低组件操作电压等等考虑的因素，组件栅极的信道长度和氧化层厚度的微缩是必然的趋势。组件栅极线宽已从以往的微米(10^-6公尺)缩减到现在的纳米(10^-9公尺)，然而随着组件的微缩却也带来了许多问题，如：压致漏电流(stree-induced leakage current，SILC)与门极线宽的缩短会使得短通道效应(Short Channel Effect)越来越严重，而为避免短信道效应对组件造成影响，氧化层厚度就必须越薄；然而当氧化层厚度做到8nm或甚至更薄时，材料方面的物理极限限制会变成一种组件工艺的障碍。压致漏电流(SILC)是一种组件在经过定电压或定电流的施加后所增加的栅极漏电流，在氧化层厚度的缩小后，压致漏电流(SILC)就变成一项很重要的问题，该漏电流会的增加会造成保存在浮动栅(floating gate)中的电子遗失，大大地降低数据的保存性，并增加MOS组件功率的消耗。此外，存储器位的读写干扰(Gatedisturb，Drain disturb)也在组件缩小的过程中大大限制了氧化层的厚度。因此，当组件尺寸达到物理极限之后，除了缩小组件尺寸的方法之外，如何改善因尺寸缩小所带来的缺点就变的相当迫切需要。

为了改善组件电流的表现，有许多方法来增加载子迁移率，在各种增加载子迁移率的方法中，有一种已知的应变硅通道(strained Si channel)方法是形成带有应力的硅通道，该应力可以增强电子或空穴的迁移率，MOS组件的特性就可以通过带有应力的通道来改善。且应力的施加也可对存储器位的读写干扰(Gate disturb，Drain disturb)带来好处，即较低的漏极电压就能带来较高的漏极电流，因此仅需要较低的漏极电压就能达到原本所需要的漏极电流，进而降低干扰的程度。

一种增加应力的方式可通过在MOS组件上形成一应力层来实现。一接触刻蚀停止层(Contact Etch Stop Layer，CESL)即可当作该应力层。当该应力层沉积时，因与底下的物质之间晶格间隔距离的差异，为了去拉齐对齐彼此的晶格，共平面应力就会产生并使得能带分离。参照图7，是MOS半导体中应力方向与能带关系图，即相对应到k空间上k_x与k_y方向的能谷(fourfolddegenerate，Δ4)能带上升，而k_z方向能谷(twofold degenerate，Δ2)能带下降，因此电子大都分布于能带较低的Δ2能谷(有效质量较低)，除此外应变引致能带分离(strain-induced band splitting)一方面降低能谷间散射率(inter-valleyscattering rate，即光声子散射率)，另一方面降低导电带的有效状态密度，进而减少能谷内散射率(intra-valley scattering rate，即音声子散射率)，因此较低的有效质量与散射率改善电子迁移率。同于上述，价电带上能量简并的轻空穴带与重空穴带分离，能带间与能带内的散射率减少因而空穴迁移率也获得改善。然而，若该应力层太厚则会影响之后填缝的困难。若太薄，所产生的应力效果就会受限。

因此，如何改善该应力层及其相关配置，以在不增加设计的复杂度下增进组件的特性就变的相当重要。

发明内容

本发明的主要目的在提供一种具应力区的金属氧化半导体结构，以改善载子的迁移率。

为达上述目的，本发明为一种金属氧化半导体存储结构，该半导体存储结构包含：一基底，具有一第一组件区与一第二组件区；一应力区，位于该第一组件区与该第二组件区内；其中，该应力区在该第一及该第二组件区内各包含有一第一部分及一第二部分；其中，该第一及第二部分产生的应力不相同；一位障插塞，分隔该第一组件区与该第二组件区；一多个氧化层间隔物，位于该第一部分与该位障插塞之间，并紧邻于该第一部分。

为达上述目的，本发明的一实施例中，该第一部份为一成对且互相相反的L形间隙壁(L-shape)；该第二部份为一接触孔刻蚀停止层(CESL)。该第二部分的应力大于该第一部份的应力，且该应力为单轴伸张应力。

为达上述目的，本发明的另一实施例为该基底为一硅基底，并沿结晶方向<110>制作一N通道。