[发明专利]具有MIM电容器的半导体器件及其制造方法

说明书

相关申请的交叉参考

本申请要求于2007年9月6日提交的韩国专利申请第10-2007-0090205号的优先权，其全部内容结合于此作为参考。

技术领域

本发明实施例涉及一种具有金属绝缘体金属(MIM)电容器的半导体器件，更具体地，涉及一种具有在减小电容器区时可以提高电容的MIM电容器的半导体器件及其制造方法。

背景技术

对结合存储器和逻辑部件的半导体器件(merged memory andlogic semiconductor)的使用和关注日益增加。结合存储器和逻辑部件的器件是一种将诸如动态随机存取存储器(DRAM)的存储器和诸如逻辑电路的逻辑部件在单个芯片中实现的结构。由于在对设计不进行任何特殊改变下可能具有高速和低功耗驱动，在结合存储器和逻辑部件的半导体器件中存储器和逻辑部件在单个芯片中的实现相比传统芯片是有优势的。

在结合存储器和逻辑部件的半导体器件中，形成于逻辑部件区中的电容器通常在金属绝缘体金属(MIM)结构中形成，而不是在多晶硅绝缘体多晶硅(PIP)结构中形成。在射频频带(RF band)内使用的无源器件中，电容器需要高品质(Q)因数值以使其可以在RF频带的模拟电路中使用。为了实现高Q因数，必须使用具有小损耗(depletion)和低阻抗的金属。

现在参照图1，将简要描述一种现有技术的具有MIM电容器的半导体器件及其制造方法。如图1中所披露，MIM电容器110包括由金属制成的下部电极112，堆叠在下部电极112上以便暴露下部电极112的两个边缘部分(外围部分，periphery)的电介质114，以及由金属制成的上部电极116。第一插塞126与下部电极112所暴露的两个边缘部分相接触，并且在第一插塞126上形成第一金属线132。此外，至少一个第二插塞128与上部电极116接触，并且在第二插塞128上形成第二金属线134。

制造图1中的具有MIM电容器的半导体器件包括几个步骤。首先，在第一层间绝缘膜102中形成通道(via)图样104。形成通道图样104以便与包括晶体管的预沉积层(predeposition layer)(未示出)接触。接下来，在第一层间绝缘膜102上顺序地形成第一金属膜、电介质膜和第二金属膜。然后，蚀刻第二金属膜和电介质膜以形成上部电极116和电介质114。同样，蚀刻第一金属膜以形成下部电极112，从而形成具有平坦化结构的MIM电容器110。在形成下部电极112的时候，形成了与通道图样104接触的电路线108。形成电介质114和上部电极116以便暴露下部电极112的每个边缘部分(外围部分，peripheral portion)。

继续参照图1，在第一层间绝缘膜102和MIM电容器110上形成第二层间绝缘膜120。然后，通过化学机械抛光(CMP)工艺平坦化第二层间绝缘膜120的表面。接下来，蚀刻第二层间绝缘膜120以形成用于分别暴露下部电极112的两个边缘部分和上部电极116中的至少一个部分的第一通道孔V1和第二通道孔V2。

接下来，在第一通道孔V1和第二通道孔V2的表面上以及在第二层间绝缘膜120上沉积阻挡膜122。然后，在阻挡膜122上沉积钨膜124以便填充第一通道孔V1和第二通道孔V2。然后，在钨膜124和阻挡膜122上实施CMP以便暴露第二层间绝缘膜120，从而在第一通道孔V1和第二通道孔V2内分别形成与下部电极112和上部电极116接触的第一插塞126和第二插塞128。其后，在第二层间绝缘膜120上沉积第三金属膜。然后，蚀刻第三金属膜，从而来形成与第一插塞126接触的第一金属线132和与第二插塞128接触的第二金属线134。

然而，由于高度集成导致的电容器区的减小，如图1所示的现有技术的具有MIM电容器的半导体器件存在不能达到期望的电容量级(level)的问题。为了获得高Q值和低电压率，结合存储器和逻辑部件的半导体器件必须在每单元区域上具有高电容。为了增加电容，需要扩大电极区。因此，现有技术的MIM电容器结构导致芯片尺寸的增加，而芯片尺寸的增加阻碍了高度集成。

发明内容

总体而言，本发明示例性实施例涉及一种具有金属绝缘体金属(MIM)电容器的半导体器件及其制造方法，该半导体器件尽管减小了电容器区，但仍然可以达到期望的电容。

在本发明一个示例性实施例中，具有MIM电容器的半导体器件包括：包括一对互相隔离开的金属图样的下部电极，被形成以覆盖下部电极的隔离开的金属图样表面的电介质，形成于电介质上的金属插塞，以及由金属制成并且形成于金属插塞上的上部电极。