[发明专利]可变延迟电路、存储器控制电路、延迟量设置装置和方法

说明书

技术领域

本发明涉及用于控制从输入信号时起到输出该信号时的延迟量的技术。

背景技术

在近来的存储器接口方面，如在根据JEDEC(电子设备工程联合委员会)标准化的DDR3(双倍数据速率3)存储器接口等中看到的，速度在逐年增加。

在设计这种存储器接口时，DLL(延迟锁定回路)是基本的。在DLL内部，使用的是可变延迟电路，其能够改变从输入信号时起到输出该信号时的延迟量(例如，参照专利文献1)。

图14是示意性示出已知可变延迟电路的构造的一个示例的图，例示了用于改变在由串联连接的多个(在图14所示示例中为10个)延迟部件91-1到91-10形成的已知可变延迟电路90中的信号的延迟量的技术。

另外，作为指定延迟部件的标号，在需要指定所述多个延迟部件中的一个时使用标号91-1到91-10，而在指定任意延迟部件时使用标号91。

已知延迟电路90基于向延迟部件91-1到91-10中的每一个的控制信号输入端子输入的控制信号增加或减少从最前部延迟部件91-1输入的信号穿过的延迟部件91的数量，由此，能够改变从输入信号时起到输出该信号时的延迟量。

例如，如图14所示，当向延迟部件91-8的控制信号输入端子CONT输入High信号(参照图14中的标号“H”)作为控制信号而向延迟部件91-8以外的延迟部件91-1到91-7和91-9到91-10的控制信号输入端子CONT输入Low信号(参照图14中的标号“L”)作为控制信号时，从最前部延迟部件91-1输入的信号(参照图14中的标号“IN”)沿从延迟部件91-2到延迟部件91-7的路线接连传递通过多个延迟部件91-2到91-7，在延迟部件91-8处停止往前，沿从延迟部件91-7到延迟部件91-2的路线按反序接连传递通过延迟部件91-2到91-7，并且从最前部延迟部件91-1输出(参照图14中的标号“OUT”)。

如上所述，在已知可变延迟电路中，通过增加/减少信号传递(传播)通过的延迟部件的数量来改变从输入信号时起到输出该信号时该信号的延迟量。

[专利文献1]日本专利申请特开公报No.2005-286467。

发明内容

在设置上述可变延迟电路90中的延迟量时，需要大量的延迟部件91以设置大的延迟量，或者微小地设置延迟量，这导致电路规模增加。

当上述可变延迟电路90的数量因要设置延迟量的数据信号线的数量增加而增加时，希望在一个芯片上聚集多个存储器接口，电路规模增加，其可能导致制造成本增加。

而且，因为要控制大量延迟部件91，这不仅会增加功耗而且会增加同时切换噪声。

考虑到上述缺点，本发明的一个目的是，高准确度地在宽范围下设置延迟量，同时抑制电路规模。

为了实现上述目的，本发明提供了一种可变延迟电路，该可变延迟电路包括：第一延迟部，该第一延迟部用于延迟所述信号达第一延迟量；第二延迟部，该第二延迟部用于延迟所述信号达比所述第一延迟量大的第二延迟量；以及延迟量选择器，该延迟量选择器用于选择信号路线，其中，当所述延迟量超出可通过所述第一延迟部延迟的最大延迟量时，使所述延迟量是所述第一延迟量与第二延迟量的和。

本发明还提供了一种存储器控制电路，该存储器控制电路具有写平衡功能(write leveling function)并且控制多个存储器，所述存储器控制电路针对所述多个存储器中的各存储器包括：用于输出的可变延迟电路，该用于输出的可变延迟电路用于延迟要向所述存储器输出的数据选通输出信号达利用所述写平衡功能设置的输出延迟量；所述用于输出的可变延迟电路包括：第一输出延迟部，该第一输出延迟部用于延迟所述数据选通输出信号达第一输出延迟量；第二输出延迟部，该第二输出延迟部用于延迟所述数据选通输出信号达比所述第一输出延迟量大的第二输出延迟量；以及输出延迟量选择器，该输出延迟量选择器用于选择信号路线，当所述输出延迟量超出可由所述第一输出延迟部延迟的最大输出延迟量时，使所述输出延迟量是所述第一输出延迟量与所述第二输出延迟量的和。