[发明专利]绝缘体上硅器件及其制造方法

说明书

技术领域

本发明涉及一种绝缘体上硅(Silicon-on insulator，SOI)器件及其制造方法，特别涉及一种改善SOI基板中形成的浮置体单元的感测容限及其操作特性的SOI器件，及该SOI器件的制造方法。

背景技术

半导体器件持续朝高集成、高操作速度、及低功耗的方向发展。据此，使用绝缘体上硅(SOI)基板以代替由体硅形成的硅基板的半导体器件(亦即SOI器件)愈来愈流行，这是因为使用该SOI基板而形成的半导体器件具有硅基板所没有的优点。这些优点的示例包括由于结电容降低引起的高速操作、由于减低阈值电压引起的低电压要求、以及由于采用SOI基板可获得的完全隔离而能防止拴锁现象。

兹将以图示描述常规的SOI器件。

SOI基板包括由硅基板、埋入氧化物层、及硅层的堆叠结构构成的SOI基板。该硅基板用来支撑整个SOI器件，并且该硅层作为其上实际形成SOI器件的一层。在该SOI基板的硅层上形成栅极，在该栅极两侧的硅层上形成结区。该结区形成，使得其下端与该埋入氧化物层接触。据此，该栅极(亦即晶体管主体)下方的部分硅层通过该结区和埋入氧化物层隔离且由此被浮置。

因此，该SOI器件具有一浮置体单元(FBC)，其中由该结区和埋入氧化物层隔离的晶体管浮置。由于电荷可被存储于浮置体，因此不必形成电容器，而且因此可以减少单元大小。

然而，在常规的SOI器件，当减小单元大小以符合半导体器件的高集成的趋势时，晶体管的容量减少，以致该体的电荷存储容量减少。因此，难以在常规的SOI器件中调整阈值电压，且因此器件的感测容限变差。

另外，在常规的SOI器件，在栅极两侧形成的数个结区之间出现一击穿现象，导致单元晶体管的操作特性变差。

发明内容

本发明的各具体实施例涉及一种改善电荷存储容量的绝缘体上硅(SOI)器件，由此改善感测容限，及该SOI器件的制造方法。

此外，本发明的具体实施例涉及一种防止结区之间的击穿现象的SOI器件，由此改善单元晶体管的操作特性，及该SOI器件的制造方法。

在一个方面，SOI器件包括由硅基板、埋入氧化物层、及硅层的堆叠结构构成的SOI基板，并且具有界定于硅层的凹槽，以暴露埋入氧化物层；在各凹槽的侧壁下部形成的阻挡层；外延硅层，其形成以填充该包括阻挡层的凹槽；外延硅层上形成的栅极；以及在各栅极的两侧的硅层中形成的结区。

该阻挡层包括一氧化物层。

该结区形成，使得其下端与该埋入氧化物层接触。

在另一方面，制造一SOI器件的方法包括的步骤为：将SOI基板的硅层蚀刻，该SOI基板由硅基板、埋入氧化物层、及该硅层的堆叠结构构成，且由此界定凹槽而暴露该埋入氧化物层；在各凹槽的侧壁下部形成一阻挡层；形成一外延硅层以填充包括该阻挡层的凹槽；在该外延硅层上形成栅极；及在该栅极两侧的硅层上形成结区。

该阻挡层包括一氧化物层。

在凹槽侧壁的下部形成阻挡层的步骤包括的步骤为：将硅层沉积于包括凹槽的表面的阻挡层上；回蚀该阻挡层，使其保留在凹槽侧壁上；及移除在该凹槽侧壁的上部上形成的部分阻挡层。

经由一清洗工艺而进行移除在该凹槽的侧壁上部上形成的部分阻挡层的步骤。

该外延硅层经由选择性外延成长(SEG)工艺而形成。

结区形成，使得其下端与该埋入氧化物层接触。

附图说明

图1显示根据本发明的实施例的SOI器件的剖面图。

图2A～2G显示根据本发明的另一实施例的SOI器件的制造方法的剖面图。

具体实施方式

在本发明中，在界定于硅层中的凹槽的侧壁下部上形成绝缘层之后，外延硅层形成，用以填充包括该绝缘层的凹槽。因此，在本发明中，SOI器件的电荷存储容量改善，导致改善感测容限。

此外，在本发明，由于形成在凹槽的侧壁下部上的绝缘层的存在，因此可防止在结区之间的击穿现象，因此改善单元晶体管的操作特性。

兹将参照附图说明本发明的具体实施例。

图1显示一根据本发明的一实施例的SOI器件的剖面图。

参照图1，制备包括硅基板100、埋入氧化物层102、及一硅层104的堆叠结构的SOI基板10。将凹槽H界定于该SOI基板106的硅层104。优选地，界定该凹槽H以暴露该埋入氧化物层102。阻挡层110形成于该凹槽H的二侧壁下部上。该阻挡层110例如可包括氧化物层。