[发明专利]集成电路结构

说明书

技术领域

本发明是有关于一种集成电路，且特别是有关于一种在后段工艺(Back-End-of-the-Line)中经由紫外光烘烤，而具有优良机械强度的低介电系数介电材料结构。

背景技术

随着半导体工业引进具有较高效力及较强功能的新一代集成电路，当个别元件的体积、尺寸或多个元件之间的空间减少时，形成集成电路的元件密度也跟着增加。在过去，减少元件尺寸与元件间空间的技术，只受限于光刻结构的定义能力，而今具有较小尺寸的元件布局则又创造出新的限制条件。例如任两条相邻的导电线路之间，当导体的距离缩小，会造成用来区隔这两条导电线路，使其保持一定距离的低介电系数材料的电容值(Capacitance)增加。而电容值的增加，会增进导体之间造成的电容耦合，因而增加电力的消耗，并造成电阻电容(Resistive-Capacitive；RC)迟延。因此若半导体集成电路效力及功能持续发展，则需仰赖发展出较已知技术所经常使用的氧化硅材料的介电系数更低的介电材料，来降低电容量。

低介电系数材料在沉积之后，一般都需要经过一道烘烤工艺，借以增加其多孔性(Porosity)，因而降低其介电系数，并增加其机械强度。典型的烘烤方法包括热烘烤、等离子烘烤以及紫外光烘烤。而这三种烘烤工艺，以等离子烘烤方法和紫外光烘烤方法耗时较短，且可在较低温度条件下进行，并且可排除已知所使用的烤炉烘烤方式，而降低总热预算(Total Thermal Budget)。

然而，多孔性薄膜通常具有机械强度不高的特性。在芯片工艺中，脆弱的薄膜，可能在用来平坦化晶片表面的化学机械研磨工艺中失效。再者，脆弱的低介电系数材料在封装工艺中也会发生工艺困难。例如，当晶片在进行裁切(Saw)时，在晶片切割道(Scribed-Line)附近的低介电系数材料可能剥落。再加上打线工艺中，施加于外接导线的力量，也会造成位于焊垫下方的低介电系数材料剥落。而上述两种状况都有可能造成集成电路失效。因此进行一个有效的烘烤工艺，借以极大化低介电系数材料的机械强度就显得相当的重要。

请参照图1，图1是根据已知技术，示出一种正在进行烘烤工艺中的集成电路结构的剖面示意图。其中包括超低介电系数层2、蚀刻终止层4以及超低介电系数层6。在超低介电系数层6沉积之后，使用紫外光，如箭头8所示，对集成电路结构进行紫外光烘烤工艺。为了有效地烘烤超低介电系数层6，也就是要让紫外光的能量，尽可能地被超低介电系数层6吸收。然而，还是有一大部分的紫外光能量穿过超低介电系数层6，到达蚀刻终止层4以及位于其下方，包含超低介电系数层2的集成电路。也就是说紫外光烘烤的效率相当的低，因此有需要提供一种有效利用紫外光能量以增加介电材料的机械强度的集成电路结构，以及其形成方法。

发明内容

本发明所要解决的技术问题在于提供一种有效利用紫外光能量以增加介电材料的机械强度的集成电路结构。

为了实现上述目的，依据本发明的一个实施例，本发明提供一种半导体集成电路结构。此半导体集成电路结构包括：半导体基底、第一低介电系数材料层、第二低介电系数材料层、第一反射金属垫及焊垫。第一低介电系数材料层位于半导体基底上。第二低介电系数材料层直接位于第一低介电系数材料层下方，因此第一介电系数材料层可以视为是一上方低介电系数材料层。第一反射金属垫位于第二低介电系数材料层之中，焊垫位于第一反射金属垫上方，且焊垫以及第一反射金属垫实质上是垂直地相互对准。

为了实现上述目的，依据本发明的另一个实施例，本发明还提供一种半导体集成电路结构。此半导体集成电路结构包括：半导体基底、焊垫、第一介电系数材料层、反射金属垫。焊垫位于半导体基底上，具有第一长度和第一宽度。第一介电系数材料层位于焊垫下方。反射金属垫位于第一低介电系数材料层下方。其中焊垫以及反射金属垫实质上是垂直地相互对准。且反射金属垫具有第二长度和第二宽度，分别大于焊垫的第一长度和第一宽度。

为了实现上述目的，依据本发明的又一个实施例，本发明又提供一种半导体集成电路结构。此半导体集成电路结构包括：第一半导体芯片、第二半导体芯片以及邻接第一半导体芯片和第二半导体芯片的切割道。此切割道包括：基底、第一低介电系数材料层、第二低介电系数材料层以及反射金属垫。第一低介电系数材料层位于基底上方。第二低介电系数材料层直接位于第一低介电系数材料层下方。反射金属垫位于第二低介电系数材料层之中。

根据以上所述的实施例，本发明的技术优势在于通过上述实施例所提供的半导体集成电路结构，在不需要增加额外的掩膜(mask)或工艺，即可使半导体集成电路的内联机结构具有较优良的机械强度。

附图说明