[发明专利]双口RAM实现闪存控制器缓存的结构及实现该缓存的方法

说明书

技术领域

本发明涉及一种使用FPGA实现高速闪存控制器缓存的结构及实现该缓存的方法，具体涉及一种使用FPGA内嵌双口RAM实现高速闪存控制器缓存的结构及实现该缓存的方法。

背景技术

FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。由于闪存电子盘的存储介质是FLASH芯片，作为闪存电子盘的核心部件，闪存控制器担负整个电子盘的管理任务，闪存控制器的缓存在整个控制器的工作过程中使用频率非常高，经常需要改变一块数据中某个字节的内容。目前公知的使用FPGA实现闪存控制器缓存的方法是使用FIFO，即：先进先出缓存，它是先写进去的数据，在读取的时候先读出，因此要读取某个随机的数据时会读取许多在先写进的数据，还需要筛选这些数据，实际应用中十分不便。现阶段，在数据传输过程中，表现为：无法实现随机地址读写，只能按顺序读写，应用十分不便，数据读写的效率非常低。

发明内容

本发明的目的在于提供了一种使用FPGA内嵌双口RAM实现闪存控制器缓存的结构及实现该缓存的方法，其解决了背景技术中无法实现随机地址读写，应用不便以及数据读写的效率非常低的技术问题。

本发明的技术解决方案是：

一种双口RAM实现高速闪存控制器缓存的结构，包括IDE接口控制逻辑、IDE寄存器、IDE缓存区、处理器、Flash接口控制逻辑、FLASH缓存区以及FPGA外围电路，其特殊之处在于：

其中IDE寄存器与IDE缓存区构成一个IDE接口缓存区，所述IDE接口缓存区包括两个完全独立的控制口；

所述IDE接口控制逻辑通过其中一个控制口与IDE接口缓存区连接，所述处理器通过另一个控制口与IDE接口缓存区连接；

所述FLASH缓存区也包括两个完全独立的控制口；

所述Flash接口控制逻辑通过FLASH缓存区的其中一个控制口与FLASH缓存区连接，所述处理器通过另一个控制口与FLASH缓存区连接。

上述IDE接口缓存区与FLASH缓存区彼此独立。

至少两组连接相同的FLASH缓存区和Flash控制接口逻辑。

上述IDE寄存器中包括读数据寄存器、写数据寄存器、错误寄存器、读扇区数寄存器、写扇区数寄存器、读逻辑扇区号寄存器、写逻辑扇区号寄存器读柱面号寄存器、写柱面号寄存器、读柱面号寄存器、写柱面号寄存器、读磁头寄存器、写磁头寄存器、状态寄存器以及命令寄存器。

一种实现高速闪存控制器缓存的方法，其特殊之处在于：实现缓存包括上微机IDE控制器从闪存控制器读取数据过程和写入数据过程；

所述上微机IDE控制器从闪存控制器读取数据过程，具体包括以下步骤

A)根据要读的扇区位置，上微机IDE控制器发送命令参数，IDE接口控制逻辑接收数据并存放在IDE接口缓存区，上微机IDE控制器等待闪存控制器的设备READY信号位置1后进入下一步；

B)上微机IDE控制器向闪存控制器发读命令，IDE接口控制逻辑将命令字写入IDE接口缓存区，同时IDE接口控制逻辑设置IDE状态寄存器的位忙信号后进入下一步；

C)IDE接口控制逻辑向处理器发中断信号，处理器从IDE接口缓存区读出命令及其参数开始命令解析；

D)处理器解析到是读命令，处理器把要读的扇区的物理地址写到FLASH缓存区，同时处理器发触发信号给FLASH接口控制逻辑，通知FLASH接口控制逻辑有命令到达；

E)FLASH接口控制逻辑收到触发信号，从FLASH缓存区读出命令及其参数，解析命令，然后FLASH接口控制逻辑从指定的Nand Flash芯片中读出数据并存放到FLASH缓存区，直到读完指定的数据后进入下一步；

F)FLASH接口控制逻辑把本次读的结果写入FLASH缓存区，同时向处理器发中断信号，告诉处理器要读的数据已经放到FLASH缓存区；

G)处理器接收到中断信号后，把数据从FLASH缓存区读到IDE接口缓存区，数据转移完成后，处理器向IDE接口控制逻辑发触发信号，告诉IDE接口控制逻辑数据准备好；

H)IDE接口控制逻辑收到触发信号后，清控制寄存器中的位忙信号，同时向上微机IDE控制器发中断信号；

I)上微机IDE控制器收到中断信号，开始读取设备寄存器，如果数据准备好上微机IDE控制器读取数据，直到所有的数据读完结束本次命令；

所述上微机IDE控制器从闪存控制器写入数据过程，具体包括以下步骤