[发明专利]基于多层辅助结构制备多晶SiGe栅纳米级CMOS集成电路方法无效
| 申请号： | 200810150929.7 | 申请日： | 2008-09-12 |
| 公开（公告）号： | CN101359625A | 公开（公告）日： | 2009-02-04 |
| 发明（设计）人： | 张鹤鸣;戴显英;舒斌;宣荣喜;胡辉勇;宋建军;王冠宇;徐小波;屈江涛 | 申请（专利权）人： | 西安电子科技大学 |
| 主分类号： | H01L21/8238 | 分类号： | H01L21/8238 |
| 代理公司： | 陕西电子工业专利中心 | 代理人： | 王品华;黎汉华 |
| 地址： | 71007*** | 国省代码： | 陕西;61 |
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| 摘要： | |||
| 搜索关键词： | 基于 多层 辅助 结构 制备 多晶 sige 纳米 cmos 集成电路 方法 | ||
1.一种基于多层辅助结构制备多晶SiGe栅纳米级CMOS集成电路方法，按如下步骤进行：
步骤一.在Si衬底(1)上热氧化一层SiO2缓冲层(2)，在该缓冲层上淀积一层SiN(3)，用于阱区注入的掩蔽；
步骤二.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱推进，在Si衬底(1)分别形成P阱(4)和N阱(5)；
步骤三.刻蚀掉P阱(4)和N阱(5)上部的SiN层和SiO2层，然后再在整个衬底表面生长一层SiO2缓冲层和SiN层，在SiN层上光刻场隔离区，氧化形成隔离区(6)；
步骤四.在N阱和P阱上热氧化生长厚度为7～11nm的SiO2栅介质层(7)，在N阱上淀积一层厚度为120～150nm的n型掺杂的Ploy-SiGe层(8a)，在P阱上淀积一层厚度为120～150nm的p型掺杂的Ploy-SiGe层(8)，作为栅极，Ge组分为0.05～0.3，掺杂浓度＞1020cm-3；
步骤五.在Ploy-SiGe上淀积生长一层厚度为40～60nm的SiO2(9)，作为栅极的保护层；
步骤六.在SiO2层上再淀积一层110～160nm厚的Ploy-Si(10)，作为制造过程中的辅助层，辅助生成侧壁；
步骤七.在Ploy-Si的区域中刻蚀出符合电路要求的窗口(10a)；
步骤八.在Si衬底上淀积一层90～130nm厚的SiN介质层(11)，覆盖整个表面；
步骤九.刻蚀衬底表面上的SiN，保留Ploy-Si侧壁的SiN；利用Ploy-Si与SiN的刻蚀速率比11∶1，刻蚀SiO2表面的Ploy-Si；利用SiO2与SiN的刻蚀速率比4∶1，刻蚀掉表面上除SiN侧壁区域以外的SiO2；再利用Ploy-SiGe与SiN的刻蚀速率比11∶1，刻蚀掉表面上除SiN侧壁区域以外的Ploy-SiGe，形成nMOSFET的栅极(s)和pMOSFET的栅极(sa)，并在阱区上淀积一层4～8nm厚的SiO2，形成栅极侧壁的保护层(12)；
步骤十.在P阱区进行n型离子注入，自对准生成nMOSFET的源区(13)和漏区(14)，在N阱区进行p型离子注入，自对准生成pMOSFET的源区(15)和漏区(16)；
步骤十一.在n/pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为65～90nm的CMOS集成电路。
2.根据权利要求1所述的方法，其中，步骤七所述的在Ploy-Si的区域中刻蚀出符合电路要求的窗口，是根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取2～3.5μm。
3.根据权利要求1所述的方法，其中，步骤九所述的形成栅极，它的长度根据步骤八淀积的SiN厚度确定，通常取65～90nm。
4.一种基于多层辅助结构制备多晶SiGe栅纳米级CMOS集成电路方法，包括如下步骤：
第1步.在Si衬底(1)上热氧化一层SiO2缓冲层(2)，在该缓冲层上用PECVD的方法淀积一层SiN(3)，用于阱区注入的掩蔽；
第2步.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱推进，在Si衬底(1)分别形成P阱(4)和N阱(5)；
第3步.刻蚀掉P阱(4)和N阱(5)上部的SiN层和SiO2层，然后再在整个衬底表面生长一层SiO2缓冲层和SiN层，在SiN层上光刻场隔离区，氧化形成隔离区(6)；
第4步.在N阱和P阱上热氧化生长9nm厚的SiO2栅介质层(7)，用UHVCVD的方法在N阱上淀积一层厚度为120～150nm的n型掺杂的Ploy-SiGe层(8a)，在P阱上淀积一层厚度为135nm的p型掺杂的Ploy-SiGe层(8)，作为栅极，Ge组分为0.2，掺杂浓度＞1020cm-3；
第5步.在Ploy-SiGe上应用PECVD的方法淀积生长一层厚度为50nm的SiO2(9)，作为栅极的保护层；
第6步.在SiO2层上再应用PECVD的方法淀积一层140nm厚的Ploy-Si(10)，作为制造过程中的辅助层，辅助生成侧壁；
第7步.在Ploy-Si的区域中刻蚀出符合电路要求的窗口(10a)；
第8步.在整个Si衬底上应用PECVD的方法淀积一层110nm厚的SiN介质层(11)，覆盖整个表面；
第9步.刻蚀衬底表面上的SiN，保留Ploy-Si侧壁的SiN；利用Ploy-Si与SiN的刻蚀速率比11∶1，刻蚀SiO2表面的Ploy-Si；利用SiO2与SiN的刻蚀速率比4∶1，刻蚀掉表面上除SiN侧壁区域以外的SiO2；再利用Ploy-SiGe与SiN的刻蚀速率比11∶1，刻蚀掉表面上除SiN侧壁区域以外的Ploy-SiGe，形成nMOSFET的栅极(s)和pMOSFET的栅极(sa)，最后用PECVD的方法在阱区上淀积一层6nm厚的SiO2，形成栅极侧壁的保护层(12)；
第10步.在P阱区进行n型离子注入，自对准生成nMOSFET的源区(13)和漏区(14)，在N阱区进行p型离子注入，自对准生成pMOSFET的源区(15)和漏区(16)；
第11步.在n/pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为75nm的CMOS集成电路。
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