[发明专利]一种SiN掩蔽技术制备多晶SiGe栅纳米级CMOS集成电路方法无效
| 申请号： | 200810150931.4 | 申请日： | 2008-09-12 |
| 公开（公告）号： | CN101359627A | 公开（公告）日： | 2009-02-04 |
| 发明（设计）人： | 张鹤鸣;胡辉勇;宣荣喜;戴显英;舒斌;宋建军;王冠宇;赵丽霞;徐小波;屈江涛 | 申请（专利权）人： | 西安电子科技大学 |
| 主分类号： | H01L21/8238 | 分类号： | H01L21/8238 |
| 代理公司： | 陕西电子工业专利中心 | 代理人： | 王品华;黎汉华 |
| 地址： | 71007*** | 国省代码： | 陕西;61 |
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| 摘要： | |||
| 搜索关键词： | 一种 sin 掩蔽 技术 制备 多晶 sige 纳米 cmos 集成电路 方法 | ||
1.一种SiN掩蔽技术制备多晶SiGe栅纳米级CMOS集成电路方法，按如下步骤进行：
第一步.在Si衬底(1)上热氧化第一SiO2层(2)，作为缓冲层，在该缓冲层上淀积第一SiN(3)层，用于阱区注入的掩蔽；
第二步.在第一SiN层上分别光刻N阱和P阱，同时进行N阱和P阱推进，在Si衬底(1)分别形成P阱(4)和N阱(5)；
第三步.刻蚀掉P阱(4)和N阱(5)上部及其之间的第一SiN层和第一SiO2层，然后再在整个衬底表面生长第二SiO2层，作为缓冲层和第二SiN层，在第二SiN层上光刻场隔离区，氧化形成隔离区(6)，湿法刻蚀掉P阱和N阱表面的第二SiN层和第二SiO2层；
第四步.在N阱和P阱上热氧化生长厚度为3～9nm的第三SiO2层(7)，作为栅介质层，再分别在N阱和P阱上淀积一层厚度为110～150nm的n型掺杂的Ploy-SiGe层
(8a)和p型掺杂的Ploy-SiGe层(8)，作为栅极，Ge组分为0.05～0.3，掺杂浓度＞1020cm-3；
第五步.在Ploy-SiGe上淀积生长一层厚度为40～70nm的第三SiN层(9)，作为栅极的保护层；
第六步.在第三SiN层上再淀积一层90～160nm厚的Ploy-Si(10)，作为制造过程中的辅助层，辅助生成侧壁；
第七步.在Ploy-Si的区域中刻蚀出符合电路要求的窗口(10a)；
第八步.在整个Si衬底上淀积一层90～130nm厚的第四SiN层(11)，作为介质层，覆盖整个表面；
第九步.刻蚀衬底表面上的第四SiN层，保留Ploy-Si侧壁的第四SiN层；利用Ploy-Si与SiN 11∶1的刻蚀速率比，刻蚀第三SiN层表面的Ploy-Si，刻蚀衬底表面上除第四SiN层侧壁区域以外的第三SiN层露出底层Ploy-SiGe；再利用Ploy-SiGe与SiN 11∶1的刻蚀速率比，刻蚀掉第四SiN层侧壁保护区域以外的Ploy-SiGe，形成nMOSFET的栅极(s)和pMOSFET的栅极(sa)，并在阱区上淀积一层4～6nm厚的第四SiO2层(12)，形成栅极侧壁的保护层；
第十步.在P阱区进行n型离子注入，自对准生成nMOSFET的源区(13)和漏区(14)，在N阱区进行p型离子注入，自对准生成pMOSFET的源区(15)和漏区(16)；
第十一步.在nMOSFET和pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为45～90nm的CMOS集成电路。
2.根据权利要求1所述的方法，其中，第七步所述的在Ploy-Si的区域中刻蚀出符合电路要求的窗口，是根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，宽度取1.5～3μm。
3.根据权利要求1所述的方法，其中，第九步所述的形成栅极，它的长度根据第八步淀积的SiN厚度确定，取45～90nm。
4.一种SiN掩蔽技术制备多晶SiGe栅纳米级CMOS集成电路方法，包括如下步骤：
步骤1.在Si衬底(1)上热氧化第一SiO2层(2)，作为缓冲层，在该缓冲层上用LPCVD的方法淀积第一SiN层(3)，用于阱区注入的掩蔽；
步骤2.在第一SiN层上分别光刻N阱和P阱，同时进行N阱和P阱推进，在Si衬底(1)分别形成P阱(4)和N阱(5)；
步骤3.刻蚀掉P阱(4)和N阱(5)上部及其之间的第一SiN层和第一SiO2层，然后再在整个衬底表面生长第二SiO2层，作为缓冲层和第二SiN层，在SiN层上光刻场隔离区，氧化形成隔离区(6)，湿法刻蚀掉P阱和N阱表面的第二SiN层和第二SiO2层；
步骤4.在N阱和P阱上热氧化生长3nm厚的第三SiO2层(7)，作为栅介质层，再用MBE的方法分别在N阱和P阱上生长一层厚度均为110nm厚的n型掺杂的Ploy-SiGe层(8a)和p型掺杂的Ploy-SiGe层(8)，作为栅极，Ge组分为0.15，掺杂浓度＞1020cm-3；
步骤5.在Ploy-SiGe上应用UVCVD的方法淀积生长一层厚度为40nm的第三SiN层(9)，作为栅极的保护层；
步骤6.在第三SiN层上再应用LPCVD的方法淀积一层90nm厚的Ploy-Si(10)，作为制造过程中的辅助层，辅助生成侧壁；
步骤7.在Ploy-Si的区域中刻蚀出符合电路要求的窗口(10a)；
步骤8.在整个Si衬底上应用LPCVD的方法淀积一层90nm厚的第四SiN层(11)，作为介质层，覆盖整个表面；
步骤9.刻蚀衬底表面上的第四SiN层，保留Ploy-Si侧壁的第四SiN层；利用Ploy-Si与SiN 11∶1的刻蚀速率比，刻蚀第三SiN层表面的Ploy-Si，刻蚀衬底表面上除第四SiN层侧壁区域以外的第三SiN层露出底层Ploy-SiGe；再利用Ploy-SiGe与SiN 11∶1的刻蚀速率比，刻蚀掉第四SiN层侧壁保护区域以外的Ploy-SiGe，形成nMOSFET的栅极(s)和pMOSFET的栅极(sa)，最后用LPCVD的方法在阱区上淀积一层4nm厚的第四SiO2层(12)，形成栅极侧壁的保护层；
步骤10.在P阱区进行n型离子注入，自对准生成nMOSFET的源区(13)和漏区(14)，在N阱区进行p型离子注入，自对准生成pMOSFET的源区(15)和漏区(16)；
步骤11.在nMOSFET和pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为45nm的CMOS集成电路。
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H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
