[发明专利]一种50%占空比的高速宽范围多模可编程分频器

说明书

技术领域

本发明涉及一种分频器的设计，特别涉及高速宽范围多模可编程分频器设计的技术领域，具体为一种50％占空比的高速宽范围多模可编程分频器。

背景技术

高性能可编程分频器在射频、高速数字集成电路中都有着广泛的应用。高的工作频率、宽的分频比范围、低功耗、大驱动能力等等通常是系统对分频器的一般要求。2000年7月，发表在IEEE《固态电路杂志》(JSSC)第1039页至第1045页的《A Family ofLow-Power Truly Modular Programmable Dividers in Standard 0.35-um CMOSTechnology》一文，公开了一种高速低功耗宽分频比范围的可编程分频器电路结构。然而由于电路结构的自身原因，其输出信号的脉冲宽度仅为输入信号周期的2到3倍。若输入信号的频率越高，则脉冲宽度就越窄，驱动能力就越弱，这一缺点限制了其应用范围。

2007年12月，IET的《器件、电路与系统》第485页至第493页的《Efficientdriving-capability programmable frequency divider with a wide division ratiorange》一文对上述电路结构进行了改进，获得了占空比接近50％的输出信号。但是该篇文章采用两种方案相结合的方法来调整占空比，额外增添了多位半加器以及许多门电路，增加了电路的复杂程度，也增加了功耗。

发明内容

本发明要解决的技术问题是：现有的可编程分频器的输出信号脉冲宽度受输入信号频率影响，随着分频比的增大，占空比急剧减小，驱动能力受到限制；已有的改进的分频器结构复杂，功耗较大。

本发明的技术方案是：一种50％占空比的高速宽范围多模可编程分频器，包括由相互级联的基本分频单元和用于拓展分频比范围的一系列或门所组成的主分频级，主分频级的第一级基本分频单元为2/3/4分频单元，还包括由一DFF触发器单元构成的2分频级，主分频级中第二级基本分频单元即2/3分频单元的模式控制信号输出端输入DFF触发器单元的触发信号端，并且采用下降沿触发方式，DFF触发器单元的端连接到D端将触发信号2分频，端信号还输入主分频级中第一级基本分频单元的模式控制信号端，控制第一级基本分频单元的工作模式，DFF触发器单元的Q端输出分频器的最后输出f_out。

本发明主分频级中第一级基本分频单元为2/3/4分频单元，其余为2/3分频单元，所述2/3/4分频单元包含一第一DFF触发器、一第二DFF触发器、一D锁存器以及用于分频模式控制的与、或逻辑门，两个DFF触发器相互级联形成最大可进行4分频的结构，通过与、或逻辑门的介入，使其可以切换到2分频或3分频工作模式，D锁存器连接在第一DFF触发器、第二DFF触发器之间，起同步两个DFF触发器控制信号的作用；2/3/4分频单元设有一输入端、一输出端、一第一置数端、一第二置数端、一第一模式控制信号端、一第二模式控制信号端，第一模式控制信号端连接主分频级第二级基本分频单元即2/3分频单元的模式控制输出信号端，第二模式控制信号端连接DFF触发器单元的端。

本发明包括主分频级和2分频级，主分频级除第一级采用2/3/4分频单元外，其余级皆为常见的2/3分频单元，各分频单元相互级联，前馈信号延时路径短，具有高速特性，第一级2/3/4分频单元具有一触发信号输入端、一输出端、两置数端、两模式控制信号输入端。该主分频级的设计使得分频比仍符合传统多模可编程分频器的分频比公式：p₀+p₁*2¹+p₂*2²+…+p_n-1*2^n-1+p_n2ⁿ，不需要改变设置分频比的置数方式。2分频级由一级DFF构成，为避免第一级分频单元内部信号产生毛刺，该DFF触发器单元采用下降沿触发方式。本发明中主分频级的设计使得该分频器具有宽的分频比范围，第一级采用2/3/4分频单元使其可以满足更多的工作模式要求，并使得整个分频器最后通过2分频级输出，从而可以控制输出占空比在50％附近。