[发明专利]MOS晶体管及其制造方法

说明书

本申请要求于2007年9月20日递交的第10-2007-0095902号韩国专利申请的优先权，其全部内容结合于此作为参考。

技术领域

本发明实施例涉及半导体器件，更具体地，涉及一种MOS晶体管及其制造方法。

背景技术

将参照附图在下文中描述常规金属氧化物半导体(MOS)晶体管的泄漏电流(leakage current)。

图1是示出了NMOS晶体管的电流-电压特性的曲线图。具体的，该曲线图示出了当漏电压(drain voltage)Vd为0.1V时亚阈值区(sub-threshold region)中的泄漏电流。

在图1中，横坐标表示以伏特为单位的栅电压，而纵坐标表示以安培为单位的漏电流(drain current)。另外，“HUMP”表示出现泄漏电流的情况，而“NO HUMP”表示不出现泄漏电流的情况。

图2是示出了边缘晶体管(edge transistor)和主晶体管(maintransistor)的视图。在图2中，粗箭头表示主晶体管，而细箭头表示边缘晶体管。

参照图1所示的NMOS晶体管的电压-电流特性，可以将在亚阈值区中出现泄漏电流的情况与不出现泄漏电流的情况进行比较。相比于不出现泄漏电流的情况，在亚阈值区中出现泄漏电流可能造成更大的电功率损耗。

泄漏电流可能由不同的处理(process)引起。如图2所示的这些关联的处理产生了边缘晶体管或寄生晶体管(parasitic transistor)。已知的是，在边缘晶体管或寄生晶体管的亚阈值区中的低阈值电压引起泄漏电流。

更特别地，产生如图2所示的边缘晶体管的原因是，例如以下：首先，浅沟道隔离(STI)特征的顶部拐角(top corner)中的栅极氧化层(gate oxide layer)的变薄(thinning)；第二，由于阱界面(wellinterface)中的掺杂物，例如硼，在随后的热处理期间朝着场氧化层(field oxide layer)的方向被隔离而引起的边缘晶体管的低阱掺杂物浓度；第三，在栅极氧化层和场氧化层中捕获的正(+)或负(-)电荷。

通常，在用来形成STI特征的蚀刻工艺之后，实施诸如STI线性氧化工艺(STI linear oxidation process)的高温热处理以及STI间隙填充致密化工艺(STI gap-fill densification process)。这些后续的工艺引起硼向线性氧化层和场氧化层扩散或迁移，其中硼对于高电压(HV)NMOS来说用作阱掺杂物。从而，由于硼的扩散/迁移带来了如图2所示的边缘晶体管，导致泄漏电流的增加。

具体地，HV NMOS比其他的NMOS器件具有更低的硼浓度。因此，如果硼在后续的处理期间向氧化层扩散，则HV NMOS可能比其他的NMOS器件遭受更多的问题。

发明内容

通常，本发明的示例性实施例涉及一种MOS晶体管及其制造方法，该MOS晶体管及其制造方法基本上消除了由于相关技术的局限性和缺点引起的一个或多个问题。

例如，根据示例性MOS晶体管及其制造方法，可以降低泄漏电流，以及其他情况。

一种制造金属氧化物半导体(MOS)晶体管的方法可以包括：在半导体衬底上相继地堆叠衬垫氧化层和掩模层；图样化衬垫氧化层和掩模层以暴露半导体衬底的沟槽形成区(trench formingregion)；通过蚀刻所暴露的沟槽形成区来在半导体衬底中形成沟槽；以及在包括沟槽的半导体衬底的整个表面上方形成反扩散层(anti-diffusion layer)和氧化层。

根据本发明另一实施例，提供了一种金属氧化物半导体(MOS)晶体管，该金属氧化物半导体(MOS)晶体管包括：在半导体衬底上相继堆叠的衬垫氧化层和掩模层，其中衬垫氧化层和掩模层具有开口以暴露半导体衬底；通过蚀刻由开口暴露的半导体衬底的部分区域而形成的沟槽；形成在沟槽和开口的内部，以及同样形成在掩模层上的反扩散层；在沟槽和开口内部的反扩散层上形成的氧化层；以及在包括部分反扩散层和全部氧化层的沟槽和开口中间隙填充的绝缘层。