[发明专利]静电保护电路

说明书

相关申请的交叉参考

本发明包含分别于2007年10月10日和2008年3月10日向 日本专利局提交的日本专利申请JP2007-264702和JP2008-059502 的主题，其全部内容结合于此作为参考。

技术领域

本发明涉及一种从受保护的电路中转移出施加给信号线的浪 涌电压的静电保护电路。

背景技术

通常，半导体集成电路(IC)易受到由于静电放电(ESD)所 引起的浪涌电压(surge voltage)的影响，并且容易被浪涌电压击穿。 当可存储约2000V的静电的人(用户)在不采取任何措施来对抗 静电的情况下处理IC时，浪涌电压会频繁产生。

通常，为了保护IC免受浪涌电压的影响，应在IC中设置将浪 涌电压从受保护的电路中转移出来的静电保护电路。例如，将IC 的信号线和地电位线通过二极管彼此连接。在此情况下，当向信号 线施加浪涌电压时，二极管导通，因此可以将浪涌电压转移到地电 位线中。可选地，还可以在信号线与地电位线之间设置场效应晶体 管(FET)来代替二极管，并控制FET处于栅极受控漏极雪崩击穿 模式，从而将浪涌电压转移到地电位线中。

另外，还可以通过使用(例如)金属氧化物半导体(MOS)晶 体管将浪涌电压从受保护的电路中转移出来。图10是示出了采用 MOS晶体管的静电保护电路的电路配置的一个实例的示出。图10 所示的静电保护电路100包括n型MOS晶体管110和p型MOS晶 体管120。n型MOS晶体管110具有栅极、源极、漏极和p型半导 体衬底。n型MOS晶体管110的栅极、源极和p型半导体衬底连接 至接地线L₃，而n型MOS晶体管110的漏极连接至信号线L₁。p 型MOS晶体管120具有栅极、源极、漏极和n型半导体衬底。p 型MOS晶体管120的栅极、源极和n型半导体衬底连接至电源线 L₂，而p型MOS晶体管120的漏极连接至信号线L₁。由于这种配 置，当向信号线施加信号电压时，静电保护电路100不操作。另一 方面，当向信号线施加浪涌电压时，由于浪涌电压的量值而导致p 型MOS晶体管120导通，或者导致n型MOS晶体管110击穿。此 操作能够使浪涌电压从应保护的电路中转移出来(参见日本专利公 开案2003-133434号)。

发明内容

用于高击穿电压驱动的MOS晶体管通常用作上述静电保护电 路100。对于用于高击穿电压驱动的MOS晶体管，其击穿电压Vb (参见图11)被设得很高以使MOS晶体管能够承受高电压。因此， 当将用于高击穿电压驱动的MOS晶体管用作静电保护电路100时， 会产生以下问题。具体地，当向信号线施加信号电压时，尽管电流 小，但是由于热产生量很大，所以在急速返回(参见图11中的虚 线所包围的区域)时，温度会超过容许温度，因此静电保护电路100 中的MOS晶体管自身会被击穿。

需要本发明提供一种防止受到浪涌电压引起的击穿的静电保 护电路和包括该静电保护电路的半导体装置。

根据本发明的实施例，提供了一种第一静电保护电路，其包括 以下元件(A)～(K)。根据本发明的另一个实施例，提供了一种 在半导体衬底上具有包括以下元件(A)～(K)的第一静电保护 电路的半导体装置。

(A)第一杂质区域，被配置为包含第一导电型杂质，

(B)第二杂质区域，被配置为形成在第一杂质区域的表面上， 并且包含浓度比第一杂质区域中的第一导电型杂质的浓度高的第 一导电型杂质，

(C)第一电极，被配置为形成在第二杂质区域的表面上，并 且电连接至信号线，

(D)第三杂质区域，被配置为形成在第一杂质区域的表面上， 并且包含与第一导电型不同的第二导电型的杂质，

(E)第四杂质区域，被配置为形成在第三杂质区域的表面上， 并且包含浓度比第三杂质区域中的第二导电型的杂质浓度高的第 二导电型杂质，

(F)第二电极，被配置为形成在第四杂质区域的表面上，并 且电连接至信号线，

(G)第五杂质区域，被配置为形成在第一杂质区域的表面区 域中与第三杂质区域邻接的区域中，并且包含第二导电型杂质，

(H)第六杂质区域，被配置为形成在第五杂质区域的表面上， 并且包含含第一导电型杂质，