[发明专利]高介电常数栅极介电材料的形成方法与半导体元件

说明书

技术领域

本发明涉及集成电路的制备方法，且尤其涉及一种沉积高介电常数材料于基材上的方法，借此提供一适合高介电常数材料沉积的界面层，还涉及制备栅极介电结构时沉积高介电常数材料的方法。 

背景技术

目前需要缩小(降低)半导体元件的尺寸，以增加半导体芯片之上的元件密度，使得半导体元件操作得更快且消耗较少的功率。 

二氧化硅最常作为半导体元件的栅极介电材料。然而，将二氧化硅应用作为栅极介电材料时，随着二氧化硅厚度的下降，伴随对氧化过程的严格限制。使用这些介电材料时，是需要控制整个晶片的次埃(sub-angstrom)均匀度与厚度的。 

再者，当介电层厚度降低的同时，量子穿隧效应(quantum tunneling effects)倾向增加，造成不想要的电流流经栅极与沟道之间。 

近来关于降低元件的尺寸，许多研究已经致力于开发另一种介电常数材料，其形成的厚度大于二氧化硅，且仍然具有相同的场效表现。这些材料通常称为高介电常数(high-k)材料，因为其介电常数值高于二氧化硅的介电常数值(3.9)。 

此种高介电常数(high-k)材料的相对性能通常表示为等效氧化层厚度(Equivalent oxide thickness，EOT)，因为此种替代材料层可以更厚，但其仍然提供与相对较薄的二氧化硅层同样的电性效果。 

然而，使用较高介电常数材料的缺点在于，其容易提供较差品质的界面。较差品质的界面容易损害最终栅极电极微结构的电性表现，在上述例子中，高介电常数材料直接沉积于硅基材之上。 

因此，公知技术WO2005/013349中提及介电材料(例如二氧化硅或类似的材料)可提供一缓冲层(或界面或桥梁)介于半导体晶片和高介电常数材料之间，当使用高介电常数材料时，用以改善其电性表现。 

不幸地，很难发展超薄的界面层(例如厚度低于10埃)，且又具有均匀性。 

缺乏均匀性可能会损害最终元件的电性特性。 

为了整合高介电常数材料到目前CMOS制造工艺系统中，良好品质(平坦、平滑、均匀且展现连续界面氧化物成长)的界面层将有利于半导体基材和高介电常数材料的界面。 

此处的挑战在于，将半导体晶片基材(特别是二氧化硅晶片基材)和高介电常数材料之间的界面层品质最佳化，因该处的品质将决定最终晶体管的性能表现与可靠度(reliablity)。 

发明内容

本发明的目的之一就是提供一种改善且替代的方法，其能解决公知技术的缺点。 

本发明的另一目的就是提供一种方法，其特别能产生一种均匀超薄的界面层，此界面层适合沉积具有高介电常数的材料(例如高介电常数(high-k)材料)。 

再者，本发明的目的在于改善介于半导体基材(或晶片)和介电层之间的界面，特别是沉积一高介电常数材料于基材之上。 

本发明提供一种高介电常数栅极介电材料的形成方法，包括下列步骤：提供一半导体基材；清洗该基材；对该基材进行一热处理，其中该热处理于一无氧化环境中进行，导致形成一薄界面层；以及沉积一高介电常数材料于薄界面层之上。 

优选地，上述清洗基材包括一最终的氢氟酸处理。 

优选地，在本发明的方法中，热处理的温度约高于700℃，较佳约高于1000℃，更佳约高于1050℃。 

优选地，在本发明的方法中，其中该无氧化环境包括一钝气，更佳包括氦气及/或氩气。 

优选地，在本发明的方法中，还包括加入部分氢气到无氧化环境中。 

优选地，在本发明的方法中，其中该部分氢气的体积约少于10％，较佳约介于1％～10％。 

优选地，该无氧化环境中不包括氮气。 

优选地，在本发明的方法中，其中热处理的时间约少于2分钟，较佳约少于1分钟，更佳约少于40秒。 

优选地，依照本发明的方法，其中在热处理之后，形成一薄化学氧化层。 

优选地，上述的薄化学氧化层的形成借助施加一湿式臭氧(O₃)/最终去离子水(DIW)处理或一UV增强式氧化物成长法(UV-enhanced oxide growthmethod)。 

优选地，依照本发明的方法中，其中高介电常数材料为任何一种介电常数值(k)高于二氧化硅的介电材料。 

优选地，上述的高介电常数材料借助原子层沉积法(Atomic LayerDeposition)沉积而得。