[发明专利]栅极绝缘双接面晶体管静电放电防护元件

说明书

技术领域

本发明是有关于一种静电放电防护装置，特别是有关于一种栅极绝缘双接面晶体管(IGBT)静电放电防护元件。

背景技术

传统高电压静电放电(Electrostatic Discharge，简称ESD)防护元件包括横向扩散金属氧化物半功率晶体管(LDMOS Power Transistor)、金属氧化物半晶体管(MOSFET)、硅控整流器(SCR)、双载子晶体管(BJT)、二极管(Diode)和场氧化晶体管(Field Oxide Device，FOD)。在高压静电放电防护上由于其过高的触发电压(trigger voltage)和过低的持有电压(holding voltage)，不是造成内部电路先损坏就是造成闩锁效应(latch-up)发生，所以要加上额外的驱动电路或是通过调变布局参数(layout parameter)去使触发电压降低和使持有电压超过元件的工作电压(operation voltage)，如此才可作为高压静电放电防护元件。

在传统的超高压元件(ultra-HV device)中，往往利用绝缘层上有硅(SOI)基底及其相关的工艺，隔离个别的元件，以减少因高压操作造成元件间的寄生效应。而利用绝缘层上有硅(SOI)基底及其相关的工艺对ESD元件的散热造成不利的影响，因此业界亟需有效地处理ESD元件的散热问题。尤其是，在超高压元件的工艺中，阱(well)的控散浓度均偏低，使得相对的阻抗也就偏高，不利于ESD元件的更均匀一致的启动(uniform turn-on)。

发明内容

有鉴于此，为了克服上述背景技术的缺点，因而利用栅极绝缘双接面晶体管(IGBT)元件作为静电放电防护元件，并改良IGBT元件的漏极区域的布局，使其能够更均匀一致的启动，以提升ESD的保护效能。

本发明的一实施例提供一种栅极绝缘双接面晶体管(IGBT)静电放电防护元件包括：一半导体基底；一图案化的隔离区设置于该半导体基底上，定义一第一主动区及一第二主动区；一高压N-型阱于该半导体基底的该第一主动区中；一P-型体掺杂区于该半导体基底的该第二主动区中，其中该高压N-型阱和该P-型体掺杂区相隔一特定距离，露出该半导体基底；一P-型浓掺杂漏极区设置于该高压N-型阱中；一对相邻的一N-型和一P-型浓掺杂源极区设置于该P-型体掺杂区中；以及一栅极结构于该半导体基底上，其一端与该N-型浓掺杂源极区相接，其另一端延伸至该图案化的隔离区上，其中所述P-型浓掺杂漏极区的面积小于所述第一主动区的面积，且所述P-型浓掺杂漏极区包括多个分离的岛区。

附图说明

图1A是显示根据本发明的一实施例的栅极绝缘双接面晶体管(IGBT)静电放电防护元件的剖面示意图；

图1B是显示图1A的IGBT-ESD元件的第一主动区的平面布局；

图2A是显示根据本发明另一实施例的IGBT-ESD元件的剖面示意图；

图2B和图2C分别显示图2A的IGBT-ESD元件的第一主动区不同实施例的平面布局；

图3A是显示根据本发明又一实施例的IGBT-ESD元件的剖面示意图；

图3B是显示根据本发明又一实施例的IGBT-ESD元件的剖面示意图；

图4A是显示根据本发明又一实施例的IGBT-ESD元件的剖面示意图；

图4B是显示根据本发明又一实施例的IGBT-ESD元件的剖面示意图；以及

图5是显示根据本发明再一实施例的IGBT-ESD元件的剖面示意图。

附图标号：

100a、100b、300a、300b、400a、400b、500～IGBT-ESD元件；

101、401～P-型硅基底；

102～埋藏氧化层；

402～N-型埋藏层；

103、403～P-型外延层；

105～隔离区；

110、310、410、510～半导体基底；

115、315、415b、415d、515～高压N-型阱；

415a、415c、415e～高压P-型阱；

316a、516～N-型双扩散区；

316b～P-型双扩散区；

416～额外的P-型浓掺杂区；

117、217a、217b、317、417、517～P-型浓掺杂漏极区；

120、320～P-型体掺杂区；

122、322、422、522～P-型浓扩散区；

124、324、424、524～N-型浓掺杂源极区；

524’～N-型轻掺杂(NLDD)区；