[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明涉及半导体元件，且尤其涉及一种鳍式场效应晶体管(Finfield-effect transistor；FinFET)结构及其制法。

背景技术

为了配合集成电路持续的微缩化，业界发展出所谓的鳍式场效应晶体管(FinFET)以获得更高的驱动电流与更小的尺寸。图1与图2显示传统鳍式场效应晶体管的立体图。鳍状物4为从衬底2延伸而上的垂直硅鳍，用来形成源极/漏极区6与两者之间的沟道区(未显示)。垂直栅极8与鳍状物4的交叉处具有沟道区。虽然图1与图2未显示，但实际上在沟道区与垂直栅极8之间尚包括一栅极介电层。鳍状物4的两端经过源极/漏极掺杂后具有导电性。

图1所示的结构为绝缘层上覆硅(Silicon on Insulator，SOI)的鳍式场效应晶体管，所使用的SOI衬底包括半导体衬底2、氧化埋层10、以及一覆硅层。此覆硅层经过图案化后形成鳍状物4，之后便在鳍状物4上制作鳍式场效应晶体管。虽然SOI鳍式场效应晶体管具有优异的电性，但制作成本较高。

图1所示的结构为块材(bulk)鳍式场效应晶体管，所使用的衬底为硅衬底块材(bulk silicon substrate)。块材鳍式场效应晶体管的制作成本低于SOI鳍式场效应晶体管。然而击穿电流(漏电流)可能出现在栅极8无法控制的区域，如图3的区域12所示，其中图3为图2中沿A-A’剖线所形成的剖面图。传统上，为了降低击穿电流(punch through current)，是以高能量对区域12进行高浓度的掺杂，例如10¹⁹/cm³，其中掺杂物的导电形态与源极/漏极区的导电形态相反。上述掺杂步骤是在鳍状物4形成后、栅极8形成前进行，因此整个鳍状物4都会被掺杂。虽然该方法此用高掺杂浓度可以降低击穿电流，但却导致载流子迁移率(carrier mobility)的下降。此外，该结构的鳍状物高度会受到STI上表面的位置影响，但此位置会随着后续制造工艺的数次清洗步骤而有各种差异。因此鳍状物的高度差非常大，最后造成元件性能的差异。

图4～图6显示另一种公知的鳍式场效应晶体管。在图4中，氮化条(nitridestrip)18形成在硅衬底16上，用来凹蚀(recessing)硅衬底16以形成鳍状物20。在图5中，形成氮化间隙壁24以覆盖鳍状物20的侧壁。之后，进行氧化以形成场氧化物26，如图6所示。鳍状物20的顶部在氧化时被保护住，且借助场氧化物26与硅衬底16电性隔离。形成在鳍状物20上的鳍式场效应晶体管没有击穿电流的问题，这点与SOI鳍式场效应晶体管类似。此外，尽管场氧化物26的上表面可能会因为后续制造工艺而降低，鳍状物20的高度并不会受到后续制造工艺的影响。然而，形成在同一半导体芯片上的平面式晶体管(planar transistor)却没有良好的隔离性能。

因此，业界急需一种鳍式场效应晶体管的结构与制作方法，其除了具有高驱动电流的优点外，同时又能克服公知技术的缺点。

发明内容

本发明的目的在于提供一种半导体结构及其形成方法，以改善公知技术的缺点。

本发明提供一种半导体结构，包括：一半导体衬底；一平面晶体管，位于该半导体衬底的第一部分，其中该半导体衬底的第一部分具有第一上表面；一多栅晶体管，位于该半导体衬底的第二部分，其中该半导体衬底的第二部分从该第一上表面凹入，以形成该多栅晶体管的鳍状物，且该鳍状物借助一绝缘物与该半导体衬底电性隔离。

本发明又提供一种半导体结构，包括：一半导体衬底，其包含一块材部分；一半导体鳍状物位于该块材部分上。该半导体鳍状物具有第一宽度，且与该半导体衬底为相同材料。该半导体结构还包括一绝缘物将该半导体鳍状物分成电性隔离的顶部与底部，其中该底部与该半导体衬底实体连接。

本发明还提供一种半导体结构，包括：一半导体衬底；一隔离区，位于该半导体衬底上且具有一下表面，其中该隔离区包括第一部分与第二部分，其中第二部分的第二上表面低于第一部分的第一上表面；一第一有源区，邻接该隔离区的第一部分，其中该第一有源区的上表面大抵与该第一上表面齐平；一第二有源区，邻接该隔离区的第二部分，其中该第二有源区的上表面高于该第二上表面；一绝缘物，将该第二有源区隔成电性隔离的顶部与底部；一平面晶体管，位于该第一有源区；以及一多栅晶体管，以该第二有源区的顶部作为源极/漏极区与沟道区。