[发明专利]内连结构的形成方法

说明书

技术领域

本发明涉及于超大型半导体集成电路(very-large-scale semiconductorintegrated circuit，VLSI)中内连结构(interconnect structures)的形成方法，且特别涉及采用自对准双镶嵌工艺的内连结构的形成方法。

背景技术

双镶嵌内连结构为用于内部连接位于集成电路内用于高速及可靠信号传递的半导体装置的公知方法之一，其特别适用于当集成电路中如半导体装置的元件尺寸持续缩减时的应用。双镶嵌内连结构为在形成于介电层中的沟槽与介层物中嵌入金属导线所形成。相较于其他公知方法，双镶嵌内连结构的工艺步骤较少且具有较高的成品率与可靠度。双镶嵌内连结构也特别适用于采用如铜的金属的应用，借以提供期望的导电性。然而，铜金属不容易通过离子蚀刻方式将之图案化且其极易扩散进入金属层间介电层与硅等膜层或材料中，因而劣化了元件表现。图1A-图1G为一系列剖面图，分别示出了在部分制备的集成电路之中用于形成内连结构的一公知双镶嵌工艺。

请参照图1A，显示了用于双镶嵌程序的一基板10。基板10包括一介电层13，基板10例如为二氧化硅或含有机物的低介电常数材料等材质的基板，而介电层13则具有经蚀刻形成的数个导线图案(如沟槽与介层物等图案)。介电层13可为位于例如硅的半导体基板上的一层间介电层(inter-layer dielectriclayer，ILD layer)，或者为位于具有下方内连物(underlying interconnect level)的另一介电层上的一金属层间介电层(inter-metal dielectric layer，IMD layer)。介电层13内嵌入有内连功能的铜金属导线17，借以电性耦接位于一下方内连膜层内的导电构件以及位于一上方内连膜层内的导电构件。

请参照图1B，于基板之上形成一扩散阻障层19，以避免下方的铜材料扩散进入介电材料与硅之中。接着，于扩散阻障层19之上沉积形成双层介电结构20中的介层物介电层14。接着于介层物介电层14之上沉积形成一蚀刻停止层21。接着采用形成介层物介电层14的相似方式于蚀刻停止层21上继续形成双层介电结构20中的沟槽介电层16。接着于沟槽介电层16的顶面上沉积形成抗反射层23。接着于欲形成内连导线与内连介层物之处蚀刻移除部分的沟槽介电层16以及介层物介电层14，抗反射层23有助于形成这些蚀刻图案时的光刻工艺的实施。

请继续参照图1C，接着针对双层介电结构20施行光刻与蚀刻工艺，以形成设置金属导线的数个开口。在公知的“介层物先形成”方法中，首先针对双层介电结构20施行一第一光刻与蚀刻工艺，在此双层介电结构20的表面上涂布有一阻剂层且通过上述光刻程序曝光后而于阻剂层中形成介层物的图案。这些介层物的图案经过显影后而形成于阻剂层之中，并接着实行一各向异性蚀刻工艺以在双层介电结构20之中形成数个介层物开口25。上述蚀刻工艺蚀刻通过了沟槽介电层16、蚀刻停止层21、介层物介电层14与扩散阻障层19并停止于基板10上。

请参照图1D，接着对双层介电结构20施行第二光刻与蚀刻工艺，此时双层介电结构20上涂布有一阻剂层且通过上述光刻工艺曝光后而于阻剂层中形成沟槽图案。接着于显影后于阻剂层中形成沟槽的图案，并通过一各向异性蚀刻程序以切割并形成数个沟槽开口27。蚀刻形成沟槽开口27的过程经过控制而不会穿透蚀刻停止层21。因此，在沟槽介电层16内便蚀刻形成了数个沟槽开口27，而这些沟槽开口27则分别连接于先前形成于介层物介电层14内的一介层物开口25，这些介层物开口25用于电性耦接位于下方的内连结构之用。

请参照图1E，接着采用公知沉积工艺，例如化学气相沉积、等离子体辅助化学气相沉积、溅镀与电镀等工艺，在这些介层物开口25与沟槽开口27内填入铜材料35。接着施行一平坦化程序以自双镶嵌结构20的顶面以移除过量的铜材料，借以提供一平坦表面以利后续工艺步骤的施行。一般而言，在填入铜材料35于经蚀刻所形成的介层物开口25以及与沟槽开口27内之前，通常会先沉积形成顺应的扩散阻障层。扩散阻障层避免了铜材料扩散进入硅以及介电层间介电层以及金属层间介电层内。适用于扩散阻障层的材料包括钽、氮化钽、钨、钛、钨化钛、氮化钛以及其他相似物等。

或者，介层物开口25与沟槽开口27可通过公知的“沟槽先行形成”方法所形成，在此法中先通过第一光刻与蚀刻工艺的实施以图案化并蚀刻形成这些沟槽开口27，并接着通过第二光刻与蚀刻程序的实施以图案化与蚀刻形成这些介层物开口。