[发明专利]指令模式识别装置及指令模式识别方法

说明书

技术领域

本发明涉及一种指令模式识别装置及指令模式识别方法，特别是涉及适 用于一处理器的指令模式的识别装置与方法。

背景技术

典型的处理器可以根据不同的指令集架构(Instruction Set Architecture， ISA)而执行不同指令模式的指令，一般最常见的就是一16位处理器(如： Intel8086、80286、Motorola M6800)可以处理并执行16位指令集中的所有 指令，而一32位处理器(如：Intel Pentium Pro)可以处理并执行32位指令 集的所有指令。

然而，在现今的应用中，一处理器往往不再仅局限于处理单一指令集架 构，如：ARM-9TDMI(http://www.arm.com)处理器是一32位处理器，同 时亦可处理并执行一16位的拇指指令集(Thumb Instruction Set)，也就是说， 一ARM-9TDMI处理器，可以同时支持32位及16位的指令模式。

上述这种可支持二种不同指令集模式的处理器，一般是根据一内建于该 处理器中的指令集模式寄存器(Instruction Set Mode Register)或是指令集模 式位(Instruction Set Mode Bit)作为判断目前处理中的指令是属于哪一种指 令模式的依据。

参阅图1，举例来说，以MIPS处理器(http://www.mips.com/)为例，一般 可以分为指令撷取(Instruction Fetch，IF)级11、指令解码(Instruction Decode， ID)级12、指令执行(Instruction Execution，IE)级13、存储器存取(Memory  Access，MA)级14，及写回(Write-back，WB)级15等五个部分，并且依照 指令撷取、指令解码、指令执行、存储器存取，及写回的操作顺序，将所述 级11～15串接成一个具有五级管线(5-stage Pipeline)架构的管线式处理器 (Pipeline Processor)。

对于同一个时间点，在不考虑到数据危障(Data Hazard)的前提下，上 述处理器可以同时处理五个指令，但是，因为每一级管线都是共用一指令模 式寄存器16，所以每一级管线内的指令一定都是相同的指令模式，也就是说， 同一个时间点内，在五级管线内不可能处理二种以上的指令模式。

假设，当MIPS处理器要将其指令模式由MIPS32切换到MIPS16时， 藉由执行跳跃指令(在MIPS16指令集中为JALX或JR)，指令执行级13会 先改变一程序计数器(Program Counter)17中储存的地址(Address)，使得 MIPS处理器可以根据程序计数器，跳至另一地址以撷取下一个指令，然后， 写回级15会写入一表示为MIPS16指令架构的数值于指令模式寄存器16内， 使得每一级管线由下一个指令开始，以MIPS16的模式执行。

参阅图2，由指令执行周期来看，当跳跃指令JALX被执行之后，须等 待一延迟周期(指令A)以使下一个指令仍然以原本的指令模式而被执行， 然而，因为需要等到写回级15设定指令模式寄存器16之后，指令解码级12 才可以判断正确的指令模式以进行指令解码操作，因此，必须等到三个指令 周期之后(指令D)才能完成正确切换到MIPS16模式的操作，因此，在不 计入该延迟周期的情况下，这样的切换操作仍需要浪费二个指令周期(指令 B、指令C)，以完成指令模式的切换，若是以更高阶的处理器来说，为了要 提供更高的效能，往往会把增加管线的级数，或是使用超纯量(Super-scalar) 架构，因此，当指令执行级13与写回级15间的管线级数增加时，更会大幅 增加浪费的指令周期数。

根据上述习知的设计方法，可以归纳出以下缺点：

一.在同一个时间点，管线内无法同时处理二种以上的指令模式；及

二.当处理器切换指令模式时，需要浪费二个以上的指令周期以完成切换 操作，进而影响指令执行的效能。

发明内容

因此，本发明的目的，即在提供一种指令模式识别装置，包含：

一程序计数器，储存一指令地址，该指令地址包括多个位，用以表示正 在执行或将要执行的指令所在地址，这些位当中至少有一位是一冗余位；及

一处理器，依据该冗余位识别一指令模式，该指令模式代表目前指令所 执行的模式，