[发明专利]确定存储器控制器时钟校准值的方法及系统

说明书

技术领域

本发明涉及时钟校准技术，特别涉及确定存储器控制器时钟校准值的方法及系统。 

背景技术

双数据速率同步动态随机存储器(DDR SDRAM，Double Data RateSynchronous Dynamic Random Access Memory)(以下简称DDR存储器)和单数据速率同步动态随机存储器(SDR SDRAM，Single Data RateSynchronous Dynamic Random Access Memory)(以下简称SDR存储器)都是常用的存储介质，使用DDR控制器可以访问DDR存储器实现数据写入和读出，使用SDR控制器可以访问SDR存储器实现数据写入和读出。 

图1为DDR控制器与DDR存储器的接口连接示意图。DDR控制器中的第一时钟校准装置对DDR存储器发送的DQS信号校准后得到ck_dqs信号，DDR控制器在ck_dqs信号的上升沿和下降沿均可采样DDR存储器通过DQ信号发送的数据。DDR控制器中的第二时钟校准装置对内部时钟clk_dram进行校准后得到向DDR存储器发送的CK信号，DDR存储器在CK信号的上升沿采样DDR控制器通过COMMAND信号发送的读写命令。 

图2为DDR控制器发送CK信号的时序图，可以看出DDR控制器的内部时钟clk_dram经过时钟校准后得到CK信号，CK信号相对于clk_dram延时了一段时间。 

图3为DDR控制器的读操作时序图，DDR存储器发送的DQS信号经过时钟校准后即得到ck_dqs信号，ck_dqs信号相对于DQS信号延时了一段时间。

从图2和图3中可以看出，时钟校准实际上是按照时钟校准值(以下简称校准值)对输入时钟信号进行延时，校准值就是代表对时钟信号执行延时的具体时间长度的数值。 

在实际应用中，DDR控制器和DDR存储器均可以使用专门的芯片实现、并以贴片的形式放置于印刷电路板(PCB，Printed Circuit Board)上，它们之间的连接线路均内建于PCB中。由于在读操作中，DDR存储器发送的DQS信号和DQ信号是同沿的，如图4所示，这两个同沿的信号在传输过程中将经过DDR存储器芯片管脚(Pin)上的延时、PCB走线延时和DDR控制器芯片管脚上的延时等多种不同的传输延时后，DQS信号和DQ信号到达第一时钟校准装置时的相位关系很难确定。如图5a和图5b所示，DQ信号可能超前也可能落后。而对于DDR控制器而言，要想准确的采样到数据，DQ信号的变化阶段在ck_dqs信号的中间部分最安全，因此需要确定第一时钟校准装置所使用的校准值，使得第一时钟校准装置对DQS信号进行校准后，得到的ck_dqs信号能够保证DDR控制器正确采样到数据。 

以上仅以DDR控制器和DDR存储器为例，对于SDR控制器和SDR存储器来说同样存在类似的问题，只是在SDR控制器中，内部时钟clk-dram经时钟校准后形成供SDR存储器采样命令的CK信号，另外clk-dram还作为SDR控制器在读操作从SDR存储器中读数据的时钟信号，且只在上升沿采样数据。 

在现有技术中，为了保证存储器控制器正确采样数据，通常先设置DDR控制器或SDR控制器中的第一时钟校准装置的校准值取值范围，再人为通过软件在该范围内选择一个校准值进行实际读数据操作，如果基于选择的校准值不能实现正确的数据采样，则人为通过软件在该范围内选择其他校准值，直到选择的校准值可以实现正确的数据采样为止。以多媒体播放器中的存储器控制器和存储器为例，可以人为通过软件选择一个校准值，然后以从存储器读取歌曲列表为实际的读数据操作验证该校准值是否能够保证正确采样数据，如果不能得到正确的歌曲列表，则人为通过软件选择另一个校准值。这种确定校准值的方法需要人为参与，增加了使用者的操作负担，而且需要使用实际的读数据操作来验证，速度较慢。 

发明内容

本发明的第一个目的是提供一种确定存储器控制器时钟校准值的系统，该系统能够自主确定保证正确数据采样的时钟校准值，并且确定速度较快。 

本发明的第二个目的是提供一种确定存储器控制器时钟校准值的方法，使用该方法能够自主确定保证正确数据采样的时钟校准值，并且确定速度较快。 

本发明的技术方案是这样实现的： 

一种确定存储器控制器时钟校准值的系统，所述校准值代表对时钟信号执行延时的具体时间长度的数值；关键在于，该系统包括：