[发明专利]形成用于半导体器件的层间电介质的方法

说明书

本申请基于35 U.S.C119要求第10-2007-0124436号(于2007年12月3日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。

技术领域

本发明涉及一种形成用于半导体器件的层间电介质的方法。具体地，本发明涉及一种形成用于半导体器件的层间电介质的方法，该方法使用TEOS(正硅酸乙酯(tetraethyl orthosilicate))膜通过低压化学气相沉积(low pressure chemical vapor deposition)(LPCVD)来形成用作层间电介质的PMD(多晶硅金属电介质(Poly MetalDielectric))膜，从而提高间隙填充特性。

背景技术

随着半导体器件的更高密度集成，设计规则要求器件图样被进一步小型化。在器件之间刻蚀的间隙中沉积绝缘体以提供电绝缘已经变得更加困难。因此，可以使用具有良好填充特性的化学气相沉积(CVD)工艺。

图1A到图1F示出了一种根据相关技术的用于半导体器件的制造过程，且具体地，示出了一种形成层间电介质的方法。参照图1A，可以在半导体衬底11上和/或上方形成栅极氧化膜12和栅极多晶硅层13。然后，可以使用光刻胶图样通过曝光和刻蚀来选择性地去除栅极多晶硅层13，从而形成栅电极。可以实施用于低浓度离子注入的工艺以在栅极多晶硅层13的左侧和右侧形成LDD(轻掺杂漏极)区14。可以在整个结构上和/或上方形成氮化膜15，其中在该整个结构中形成了栅电极。可以过刻蚀(over-etched)该氮化膜15以在栅极多晶硅层13的左侧表面和右侧表面上和/或上方形成侧壁隔离体。由于低阶梯(low step)，可以通过过刻蚀来去除在栅极多晶硅层13上和/或上方的氮化膜15。可以将高浓度杂质离子注入到位于栅极多晶硅层13左侧和右侧的LDD区14中，从而形成源极区和漏极区16。由氮化膜15形成的侧壁隔离体阻挡了杂质离子的注入，并限定了源极区和漏极区16。

参照图1B，可以在半导体衬底的整个表面上和/或上方形成薄氮化硅膜，其中在该半导体衬底上方形成了栅电极，而该薄氮化硅膜将用作刻蚀停止膜17。用作层间电介质的第一PMD(多晶硅金属电介质，Poly Metal Dielectric)氧化膜18a可以由BPSG(硼磷硅酸盐玻璃，BoroPhospho Silicate Glass)或PSG(磷硅酸盐玻璃，Phospho Silicate Glass)制成，其中可以在刻蚀停止膜17的整个上部表面上方沉积或退火该第一PMD氧化膜18a。可以首先通过以衬垫(liner)的形式来薄薄地沉积BPSG或PSG，然后通过常压CVD(APCVD)或亚常压CVD(SACVD)来沉积BPSG或PSG到所期望的厚度，从而形成第一PMD氧化膜18a。可以实施用于RTA(快速热退火，Rapid Thermal Annealing)的工艺以提高第一PMD氧化膜18a的密度。

参照图1C，可以通过化学机械抛光(CMP)工艺来平坦化第一PMD氧化膜18a。接下来，可以通过APCVD或SACVD来在第一PMD氧化膜18a上和/或上方均匀地沉积TEOS，从而形成第二PMD氧化膜18b。可以在第二PMD氧化膜18b上和/或上方形成用于限定接触孔区的掩膜图样。利用这个掩膜图样，可以干法刻蚀第二PMD氧化膜18b和第一PMD氧化膜18a。还可以干法刻蚀下面的刻蚀停止膜17。接下来，可以去除掩膜图样。可以形成接触孔19以使该接触孔19穿过第二PMD氧化膜18b、第一PMD氧化膜18a和刻蚀停止膜17，其中经由接触孔19暴露了源极区和漏极区16。

参照图1D，可以通过等离子增强CVD(PECVD)、CVD或物理气相沉积(PVD)来在第二PMD氧化膜18b上和/或上方形成活性金属层(reactive metal layer)20，例如Ti金属层，其中在第二PMD氧化膜18b中形成了接触孔19。接下来，通过LPCVD，可以在活性金属层20上和/或上方沉积阻挡金属层21，例如TiN。

参照图1E，可以通过CVD来沉积导电材料钨(W)22以填充接触孔19，其中在该接触孔19中形成了阻挡金属层21。参照图1F，可以实施CMP工艺直到暴露第二PMD氧化膜18b的表面。然后，可以对钨22、阻挡金属层21以及活性金属层20进行抛光以形成接触插塞。随着半导体器件的更高密度的集成，器件尺寸和线宽必然减小。尤其是，随着栅电极之间的间隙变地更窄，层间电介质的间隙填充特性成为实现精细线宽(fine line width)的重要因素。