[发明专利]外设访问控制方法、装置与系统

说明书

技术领域

本发明关于通信技术领域，特别关于一种外设访问控制方法、装置与系统。 

背景技术

PowerPC是二十世纪九十年代由IBM(国际商用机器公司)、Apple(苹果公司)和Motorola(摩托罗拉)公司联合开发的处理器。现属于前身为摩托罗拉半导体的Freescale(飞思卡尔)半导体公司。PowerPC应用于通信、工控以及各类消费电子产品等多个领域，是通信设备中运用最多的处理器，在通信领域中具有十分重要的地位。 

总线是指通过分时复用的方式，将信息从一个或多个源部件传送到一个或多个目的部件的一组传输线，是芯片间传输数据的公共通道。系统总线指连接微处理器和外围器件的并行总线。系统总线按照不同功能可分为数据总线、地址总线和控制总线。数据总线用于传送数据信息，是双向的总线，即可把微处理器的数据传送到外围器件，也可将外围器件的数据传送到微处理器。地址总线专门用来传送地址，由于地址只需从微处理器传向外围器件，所以地址总线总是单向的。控制总线用来传送控制信号和时序信号。 

控制信号中，有的是微处理器送往外围器件的，如读/写信号，片选信号、复位信号等，实现对想要操作的芯片的选择，表明对其的操作是读或写，对需要操作的芯片的复位等功能；也有外围器件反馈给微处理器的，如中断请求信号。芯片的时序体现了具体活动内容的先后关系，对芯片的操作需要严格的遵守芯片资料上的时序图所规定的时序关系。满足时序关系时，芯片才能正常的被操作。 

UPM(用于可编程机器，User Programmable Machine)总线是PowerPC 中一种可对外部设备进行访问的系统总线。它的特点是可以由用户通过软件定制总线的控制时序来初始化其外部引脚，以达到对多种外部设备进行灵活控制的目的。UPM的控制总线中有一条可通过寄存器设置启用的名为UPMWAIT的控制线。它的作用是：在PowerPC发起的一次读写操作时，在其有效的情况下，UPM的控制总线状态保持不变(UPM状态锁定)，此时将维持该外设当前的工作状态，处理器不会对其发起下一次操作指令；直到UPMWAIT无效的时候这种保持不变的状态才解除(UPM状态解除)，此时处理器可以继续对该外设发起下一次操作指令。 

CPLD(Complex Programmable Logic Device)为复杂可编程逻辑器件，用户可以根据各自需要采用CPLD自行构造逻辑功能的数字集成电路，其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言(一种用软件的方式描述电路结构的语言)等方法生成相应的目标文件，通过下载电缆将代码烧写到CPLD中，实现设计的数字系统的功能。CPLD有很多的I/O引脚，可被约束为输入、输出或双向，由硬件描述语言根据实际使用情况任意定义。 

状态机由多种状态和连接这些状态的转换条件组成。当某一个条件满足时，它会触发状态之间的转换，导致状态机从一种状态转化到另一种新的状态，并且在每种状态下都可以具有相应的动作。 

现有技术中，在仅使用UPM总线对一个外设进行访问的时候，可以利用其UPMWAIT功能达到对器件的灵活控制，但在现在电子电路设计中，集成度越来越高，功能越来越多样化，很多时候处理器需要通过总线对多个不同类型的外围设备进行访问控制。大部分总线对设备在总线上运行的速率在其规范中有明确的规定，如最常见的PCI总线就固定运行在33Mhz或66Mhz下，要求外部设备符合其定义的规范。UPM总线为了达到对多种外设进行灵活控制的目的，对外设没有具体要求，而是通过改变自身的控制时序去主动适应外围设备，这样做可以达到为更为广泛的设备提供支持的目的。 

连接在UPM总线下的各类设备的接口速率差别可能很大，为了满足低速 设备的时序要求，实现对其正常的访问，就不得不降低总线访问速率。但这样做时，高速设备虽然仍能得到正确的控制信号，能被正常操作，但因高速设备很快就能完成CPU所要求的操作，大部分时候高速设备都是在等待CPU的下一个操作命令，对高速设备的访问效率就大大的降低了。 

发明内容

为了解决现有技术中的缺陷，本发明实施例的目的是提供一种外设访问控制方法、装置与系统。该方法对外设的工作状态进行实时监视，在外设正在进行当前操作时禁止处理器发出下一操作命令，当外设完成一次操作时及时将该状态反馈给处理器，并触发处理器发出下一操作命令，这种方式避免了对所有外设采用统一的访问速率导致的高速设备等待低速设备的问题。