[发明专利]数据处理装置和数据处理系统

说明书

技术领域

本发明涉及基于突发传输的存储装置的控制，涉及有效适用于例如具有以显示帧为单位进行图像数据的编码解码处理的编解码器(CODEC)的SOC(system on chip：片上系统)那样的半导体器件以及数据处理系统的技术。

背景技术

为了提高数据处理装置、或设置在数据处理装置内的处理器、加速器(accelerator)等数据处理引擎的性能，实现效率较高的存储器访问控制尤为重要。

例如，在想要利用数据处理引擎实施图像编码解码(codec)处理的情况下，需要保持某一定量以上的数据流量(总处理能力)，同时向数据处理引擎一次传输(突发传输)大容量数据。通常在图像编码解码处理中，数据处理引擎将要执行的全部处理分为某一较小的单位(例如，宏块(macro block)处理单位)，以突发传输从存储装置读出每个单位处理所需的数据，重复执行图像解码译码处理所需的动作，从而执行所需的处理。

如上所述，来自存储装置的突发传输，需要数据处理引擎与完成各个单位处理的速度(单位处理间隔)相应来执行。因此，数据处理引擎向存储控制装置发送用于控制开始来自存储装置的突发传输的定时的信号(单位处理开始信号)，存储控制装置与发送该单位处理开始信号的间隔即单位处理间隔相应地向存储装置发送突发传输，由此实现了效率较高的存储器访问。

图2示出现有技术中的用于实现与数据处理引擎的单位处理间隔相应的突发传输的存储控制装置的结构例。在图2中，突发传输请求生成部10通过主处理器等按每个处理单位地预先设定突发传输所需的突发传输开始地址和突发数量等。当从数据处理引擎100按每一某单位处理而发送单位处理开始信号101时，突发传输请求生成部10响应该信号而向存储装置400输出突发访问指令等突发传输请求301。接受突发传输请求301的存储装置13通过突发动作来输出数据，所输出的数据被存储在FIFO缓存器600内，数据处理引擎100使用从FIFO缓存器600取出的数据来执行所需要的数据处理。

图3示出图2的技术中的突发传输处理的流程。在数据处理引擎100开始第i个单位处理之前，发送单位处理开始信号101。突发传输请求生成部10接受发送单位处理开始信号101，将以第i个处理单位所需的突发传输为目的的一系列突发传输请求301发送至存储装置400。存储装置400根据突发传输请求301向FIFO缓存器600输出所需的数据。数据处理引擎100从FIFO缓存器600取出数据来执行第i个单位处理。

数据处理引擎100在完成第i个单位处理之后，执行第i+1个单位处理，因此对第i+1个单位处理所需的数据反复执行上述的一系列突发传输处理。然后，数据处理引擎100中的第i+1个处理结束时，接着如第i+2个……这样，数据处理引擎100重复进行所需次数的一系列动作，由此继续进行其处理。

通常数据处理引擎100以依赖于其单位处理的大小或复杂度的一定单位处理间隔执行上述一系列的处理。即，第i个～第i+1个单位处理开始信号101的发送时间间隔在与第i+1个～第i+2个的间隔大致相等的状态下执行各个单位处理。由此，通过数据处理引擎100以某一定时间间隔发送单位处理开始信号101，从而对应于存储装置400中的各个单位处理的存储器访问分散为某一定时间间隔来进行处理。

但是，由于某种原因、例如发生对数据处理引擎100的中断处理等，在某单位处理的结束延迟的情况下，由于该延迟而使发送单位处理开始信号101和突发传输请求301的发送延迟。相反地，在因某种原因而某单位处理的结束提前的情况下，由于该提前而使单位处理开始信号101和突发传输请求301的发送提前。也就是说，通过该单位处理的结束时期的“波动”，将在对存储装置的存储器访问中产生混乱。

上述存储器访问的混乱有时会导致访问效率的降低。作为用于解决这样的因“波动”而导致的访问效率降低的手段，例如有专利文献1所述的解决对策。即，例如在以某一定的时间间隔(仲裁定时)执行存储装置400接受突发传输请求301的仲裁处理时，在突发传输请求301没有赶上某仲裁定时的情况下，对在该仲裁定时没有发送突发传输请求301的情况进行存储。随后，在延迟了发送突发传输请求301的情况下，存储为其突发传输请求没有赶上以前的仲裁定时时，即使在仲裁定时以外的时刻发送了该请求，也通过优先接受该请求，防止由请求的“波动”而导致的访问效率降低。