[发明专利]半导体装置及其制造方法无效

专利信息
申请号: 200810179557.0 申请日: 2008-12-04
公开(公告)号: CN101452930A 公开(公告)日: 2009-06-10
发明(设计)人: 大野博司;井谷孝治;森藤英治;大石范和;饭沼俊彦;本宫佳典 申请(专利权)人: 株式会社东芝
主分类号: H01L27/02 分类号: H01L27/02;H01L21/82
代理公司: 北京市中咨律师事务所 代理人: 陈海红;刘瑞东
地址: 日本*** 国省代码: 日本;JP
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摘要:
搜索关键词: 半导体 装置 及其 制造 方法
【权利要求书】:

1.一种半导体装置,其经过用主波长在1.5μm以下的照射光的光退火工序,其特征在于,具有:

电路图形区域,其在半导体基板上形成,具有与电路工作有关的集成电路图形;以及

虚设图形区域,其在所述基板上与所述电路图形区域相离开形成,以所述主波长的0.4倍以下的间距周期性地配置有虚设栅极图形,所述虚设栅极图形与所述集成电路图形中使用的栅极图形具有相同结构且与电路工作无关。

2.如权利要求1所述的半导体装置,其特征在于,

在所述虚设图形区域中的所述虚设栅极图形的图形覆盖率为30~60%。

3.如权利要求1所述的半导体装置,其特征在于,

所述虚设栅极图形的间距为所述主波长的0.2倍以下,且图形覆盖率为30~80%。

4.一种半导体装置,其经过用主波长在1.5μm以下的照射光的光退火工序,其特征在于,具有:

电路图形区域,其在半导体基板上形成,具有与电路工作有关的集成电路图形;以及

虚设图形区域,其在所述基板上与所述电路图形区域相离开形成,以所述主波长的2倍以下的间距周期性地配置有虚设元件隔离图形,所述虚设元件隔离图形与所述集成电路图形中使用的元件隔离图形具有相同结构且与电路工作无关。

5.如权利要求4所述的半导体装置,其特征在于,

在所述虚设图形区域中的所述虚设元件隔离图形的图形覆盖率为45~100%。

6.如权利要求4所述的半导体装置,其特征在于,

所述虚设元件分离图形的间距为所述主波长的0.5~1.4倍,图形覆盖率为50~100%。

7.如权利要求1或4所述的半导体装置,其特征在于,

所述虚设栅极图形或所述虚设元件隔离图形为矩形或十字形。

8.如权利要求1或4所述的半导体装置,其特征在于,

所述电路图形区域和所述虚设图形区域之间的最近距离被设定为1μm以上。

9.一种半导体装置,其经过用主波长在1.5μm以下的照射光的光退火工序,其特征在于,具有:

电路图形区域,其在半导体基板上形成,具有与电路工作有关的集成电路图形;以及

虚设图形区域,其在所述基板上与所述电路图形区域相离开形成,具有与电路工作无关的虚设图形;

其中,在所述虚设图形区域中的所述虚设图形的夹宽的最小值为所述主波长的2倍以下。

10.如权利要求9所述的半导体装置,其特征在于,

所述虚设图形以与所述集成电路图形中使用的栅极图形具有相同结构的矩形状的虚设栅极图形形成,所述虚设栅极图形的夹宽与所述虚设栅极图形的短边的图形宽度相同,且所述图形宽度被设定为所述主波长的0.3倍以下。

11.如权利要求9所述的半导体装置,其特征在于,

所述虚设图形以与所述集成电路图形中使用的元件隔离图形具有相同结构的长方形或正方形的虚设元件隔离图形形成,所述虚设元件隔离图形的夹宽与所述虚设元件隔离图形的短边的图形宽度相同,且所述图形宽度被设定为所述主波长的0.5~1.4倍。

12.如权利要求11所述的半导体装置,其特征在于,

所述虚设图形区域内的虚设元件隔离图形的覆盖率为100%,所述虚设元件隔离图形的长边在热扩散长度以下。

13.如权利要求1至6、9至12中的任一项所述的半导体装置,其特征在于,

在将所述基板的表面上的半导体集成电路形成区域分割成各边在热扩散长度以下的正方形或者长方形区域时,在各分割区域中的所述电路图形区域和所述虚设图形区域的图形覆盖率的合计大致一定。

14.如权利要求1至6、9至12中的任一项所述的半导体装置,其特征在于,

在将所述基板的表面上的半导体集成电路形成区域分割成各边在热扩散长度以下的正方形或者长方形区域时,在各分割区域中的所述虚设图形区域的图形覆盖率大致一定。

15.一种半导体装置的制造方法,其特征在于,

对如权利要求1至6、9至12中的任一项所述的半导体装置,通过对所述基板的表面照射主波长为1.5μm以下的光,进行光退火。

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