[发明专利]半导体集成电路装置

权利要求书

1.一种半导体集成电路装置，其包含第一CPU、不同于上述第一 CPU的第二CPU、以及非易失性半导体存储器，其中，能够由上述 第一CPU和上述第二CPU依照时钟信号访问上述非易失性半导体存 储器，

上述非易失性半导体存储器具有：

多条字线；

与上述多条字线交叉配置的多条位线；

多个非易失性存储单元，其与上述字线和上述位线连接，分别能 够存储数据；

X解码器，其对从上述第一CPU或上述第二CPU传递来的X地 址信号进行解码，形成用于从上述多条字线中选择1条字线的字线选 择信号；

字线驱动器，其用于根据来自上述X解码器电路的字线选择信号， 把所对应的上述字线驱动为选择电平；

Y解码器，其对从上述第一CPU或上述第二CPU传递来的Y地 址信号进行解码，形成用于从上述多条位线中选择1条位线的位线选 择信号；

读出放大器，其用于对从上述非易失性存储单元输出到上述位线 的信号进行放大；

Y选择电路，其能够根据来自上述Y解码器的位线选择信号，选 择性地把对应的上述位线连接到上述读出放大器上；

输出电路，其用于把上述读出放大器的输出信号输出到上述第一 CPU或上述第二CPU；

第一锁存电路，其配置在上述X解码器的后级，能够保持上述X 解码器的输出信号并将其传递到上述字线驱动器；

第二锁存电路，其配置在上述Y解码器的后级，能够保持上述Y 解码器的输出信号并将其传递到上述Y选择电路；

第三锁存电路，其配置在上述读出放大器的后级，能够保持上述 读出放大器的输出信号并将其传递到上述输出电路；以及

地址选择电路，具有第一节点和第二节点，上述第一节点被输入 从上述第一CPU传递来的X地址信号和Y地址信号，上述第二节点 被输入从上述第二CPU传递来的X地址信号和Y地址信号，

上述地址选择电路根据由上述时钟信号的延迟所生成的第三控 制信号选择上述第一节点或上述第二节点，从而将X地址信号和Y 地址信号输出到上述X解码器和上述Y解码器。

2.根据权利要求1所述的半导体集成电路装置，其特征在于，当 通过上述X解码器对从上述第一CPU或上述第二CPU传递来的地址 信号上的X地址信号进行了解码之后，上述字线选择信号通过上述第 一锁存电路而被锁存，按照在上述第一锁存电路中得以锁存的上述字 线选择信号，通过上述字线驱动器把上述字线驱动为选择电平。

3.根据权利要求1所述的半导体集成电路装置，其特征在于，当 通过上述Y解码器对从上述第一CPU或上述第二CPU传递来的地址 信号上的Y地址信号进行了解码之后，上述位线选择信号通过上述第 二锁存电路而被锁存，按照在上述第二锁存电路中得以锁存的上述位 线选择信号，通过上述Y选择电路把对应的上述位线选择性地与上述 读出放大器连接起来。

4.根据权利要求1所述的半导体集成电路装置，其特征在于，当 通过上述读出放大器对从上述非易失性存储单元输出到上述位线的 信号进行了放大之后，上述读出放大器的输出信号通过上述第三锁存 电路而被锁存，被锁存的信号通过上述输出电路而被输出到上述第一 CPU或上述第二CPU。

5.根据权利要求2所述的半导体集成电路装置，其特征在于，通 过上述X解码器对从上述第一CPU传递来的地址信号上的X地址信 号进行解码，当通过上述第一锁存电路对上述字线选择信号进行了锁 存之后，通过上述字线驱动器对字线进行驱动，与该字线驱动并行地， 通过上述X解码器对从第二CPU传递来的地址信号上的X地址信号 进行解码。

6.根据权利要求3所述的半导体集成电路装置，其特征在于，通 过上述Y解码器对从上述第一CPU传递来的地址信号上的Y地址信 号进行解码，当通过上述第二锁存电路对上述位线选择信号进行了锁 存之后，通过上述Y选择电路把所对应的上述位线选择性地与上述读 出放大器连接，与该位线和读出放大器的连接并行地，通过上述Y解 码器对从上述第二CPU传递来的地址信号上的Y地址信号进行解码。